JPH06318157A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 外部割込み要因数を増加させる場合にそれに
対応して増加すべき外部割込み入力端子の数を抑制し得
る半導体集積回路の提供を目的とする。 【構成】 複数の外部装置11, 12, 13…それぞれが発生
する有意な部分の継続時間が異なる信号を入力するため
の１本の外部割込み入力端子INT INと、これから入力さ
れた信号の有意な部分の継続時間をカウンタでカウント
し、このカウント結果に応じて異なる割込み要因を選択
して対応する割込み要求信号を発生するように構成され
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は割込み機能を有するシン
グルチップマイクロコンピュータ等の半導体集積回路に
関し、特にその外部割込み機能に関する。

【０００２】

【従来の技術】図15は外部割込み機能を有する従来のシ
ングルチップマイクロコンピュータの他のシングルチッ
プマイクロコンピュータとの接続状態を示すブロック図
である。図15において、参照符号10, 11, 12, 13はいず
れもシングルチップマイクロコンピュータであり、以下
の説明ではそれぞれをマイクロコンピュータM, A, B, C
とする。

【０００３】マイクロコンピュータA 11, B 12, C 13に
はそれぞれ割込み出力端子INT OUTが備えられており、
これらの端子はマイクロコンピュータM 10の外部割込み
入力端子INT IN１，２，３にそれぞれ接続されている。

【０００４】図16はマイクロコンピュータM 10内に備え
られている割込み制御回路の構成を示すブロック図であ
る。この割込み制御回路は、割込み要因選択回路20を中
心に構成されている。割込み要因選択回路20には上述の
マイクロコンピュータM 10の外部割込み入力端子INT IN
１，INT IN２，INT IN３から信号が入力され、これらの
外部割込み入力端子INT IN１，INT IN２，INT IN３への
入力信号の状態に応じてそれぞれ割込み要求１〜３を発
生する。

【０００５】図17は図16に示されている割込み要因選択
回路20の動作状態を示すタイミングチャートである。

【０００６】マイクロコンピュータM 10の外部割込み入
力端子INT IN１，INT IN２，INT IN３に入力される信号
がローレベルからハイレベルに立上がると、図16に示さ
れている割込み要因選択回路20はそれを検出して対応す
る割込み要求信号INT RE１，INT RE２，INT RE３のいず
れかをアクティブであるハイレベルにする。

【０００７】このように、外部割込み機能を有する従来
のシングルチップマイクロコンピュータ等の半導体集積
回路では、図16に示されているような割込み要因選択回
路20を内蔵しており、複数の外部割込み処理を行う場合
には図15に示されているように他の半導体集積回路と接
続されている。そして、図17のタイミングチャートに示
されているように、複数の外部割込み入力端子INT INへ
の入力信号の変化に対応して各外部割込み入力端子INT
INに１対１で予め割り当てられている割込み要因を指定
する割込み要求信号INT REを発生する。

【０００８】なお、上述の従来例では割込み信号を発生
するマイクロコンピュータとしてはA 11, B 12, C 13の
３個がマイクロコンピュータM 10に接続されているが、
２個あるいは４個以上のマイクロコンピュータをマイク
ロコンピュータM 10に接続する構成としてもよい。

【０００９】

【発明が解決しようとする課題】従来の外部割込み機能
を有する半導体集積回路は上述のような構成を採ってい
るので、外部割込み入力端子と割込み要因 (割込み要求
信号) とが１対１で対応している。従って、割込み要因
の数を増加させる場合には外部割込み入力端子を割込み
要因の増加数と同数増設する必要が生じ、端子数が増加
するという問題がある。

【００１０】本発明はこのような事情に鑑みてなされた
ものであり、外部割込み要因数を増加させる場合にそれ
に対応して増加すべき外部割込み入力端子の数を最小限
に抑制し得る半導体集積回路の提供を目的とする。

【００１１】

【課題を解決するための手段】本発明の半導体集積回路
の第１の発明は、複数の外部装置それぞれが発生する有
意な部分の継続時間が異なる信号を入力するための１本
の信号入力端子と、この信号入力端子から入力された信
号の有意な部分の継続時間を測定する計時手段と、この
計時手段による計時結果に応じて異なる割込み要因を選
択して対応する割込み要求信号を発生する選択手段とを
備えている。

【００１２】本発明の半導体集積回路の第２の発明は、
複数の外部装置それぞれが発生する有意な部分のタイミ
ングが異なる信号を入力するための１本の信号入力端子
と、複数の外部装置それぞれに共通のタイミングを設定
するためのタイミング信号を発生すると共に、信号入力
端子から入力された信号の有意な部分のタイミングを測
定する計時手段と、この計時手段による計時結果に応じ
て異なる割込み要因を選択して対応する割込み要求信号
を発生する選択手段とを備えている。

【００１３】本発明の半導体集積回路の第３の発明は、
複数の外部装置それぞれが発生する信号をそれぞれ入力
するための複数の信号入力端子と、これらの信号入力端
子から入力された信号の有意，無意の組合わせに応じて
異なる割込み要因を選択して対応する割込み要求信号を
発生する選択手段とを備えている。

【００１４】本発明の半導体集積回路の第４の発明は、
複数の外部装置それぞれが発生する信号をそれぞれ入力
するための複数の信号入力端子と、これらの信号入力端
子から入力された信号の有意，無意の組合わせに応じて
異なる割込み要因を選択して対応する割込み要求信号を
発生する選択手段と、この選択手段により選択される割
込み要因と信号の有意，無意の組合わせとの関係を予め
プログラム可能に設定するための設定手段とを備えてい
る。

【００１５】

【作用】本発明の半導体集積回路の第１の発明では、１
本の信号入力端子から入力された信号の有意な部分の継
続時間が計時手段により測定され、この計時結果に応じ
て選択手段により異なる割込み要因が選択されて対応す
る割込み要求信号が発生される。

【００１６】本発明の半導体集積回路の第２の発明で
は、１本の信号入力端子から入力された信号の有意な部
分のタイミングが計時手段により測定され、この計時結
果に応じて選択手段により異なる割込み要因が選択され
て対応する割込み要求信号が発生される。

【００１７】本発明の半導体集積回路の第３の発明で
は、複数の信号入力端子から入力された信号の有意，無
意の組合わせに応じて選択手段により異なる割込み要因
が選択されて対応する割込み要求信号が発生される。

【００１８】本発明の半導体集積回路の第４の発明で
は、複数の信号入力端子から入力された信号の有意，無
意の組合わせに応じて選択手段により異なる割込み要因
が選択されて対応する割込み要求信号が発生されると共
に、この選択手段により選択される割込み要因と信号の
有意，無意の組合わせとの関係が設定手段により予めプ
ログラム可能に設定される。

【００１９】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は本発明に係る半導体集積回路の第
１の発明の構成の一実施例を示すブロック図である。な
お、この実施例では本発明の半導体集積回路としてのワ
ンチップマイクロコンピュータに外部装置としてのワン
チップマイクロコンピュータが３個接続されている例が
示されている。

【００２０】図１において、参照符号10, 11, 12, 13は
いずれもシングルチップマイクロコンピュータであり、
以下の説明ではそれぞれをマイクロコンピュータM, A,
B, Cとする。なお図１においては、マイクロコンピュー
タM 10が本発明の半導体集積回路に相当する。また、参
照符号40はORゲート400 を主要構成要素とする接続回路
である。

【００２１】マイクロコンピュータA 11, B 12, C 13に
はそれぞれ割込み出力端子INT OUTが備えられており、
これらの端子からの出力信号は上述のORゲート400 に入
力されている。ORゲート400 は各マイクロコンピュータ
A 11, B 12, C 13の割込み出力端子INT OUT からの出力
信号の論理和信号をマイクロコンピュータM 10の外部割
込み入力端子INT INへ入力している。また、このORゲー
ト400 の出力信号は各マイクロコンピュータA 11, B 1
2, C 13の割込み制御入力端子INT CN IN へも入力され
ている。

【００２２】図２は各マイクロコンピュータA 11, B 1
2, C 13内に備えられている割込み出力制御回路の構成
を示すブロック図である。この各マイクロコンピュータ
A 11, B 12, C 13に備えられている割込み出力制御回路
は、割込み信号発生回路30, 信号幅設定用レジスタ31,
カウンタ32を主要構成要素としている。

【００２３】信号幅設定用レジスタ31はそれぞれのマイ
クロコンピュータＡ １１， Ｂ １２， Ｃ １３に
対応した異なる値が予め設定されており、カウンタ３２
にその値をカウント値CVとして与える。カウンタ32は、
割込み信号が与えられると信号幅設定用レジスタ31に設
定されているカウント値CVをロードして図示されていな
いクロックのカウントを開始し、オーバフローするとオ
ーバフロー信号OFを割込み信号発生回路30に与える。

【００２４】割込み信号発生回路30は、割込み信号が与
えられると割込み出力端子INT OUTへハイレベルの信号
の出力を開始し、カウンタ32からオーバフロー信号OFが
与えられると割込み出力端子INT OUT へのハイレベルの
信号出力を停止してローレベルにする。

【００２５】従って、たとえばマイクロコンピュータA
11の信号幅設定用レジスタ31に”１”が設定されていれ
ば、マイクロコンピュータA 11の割込み出力端子INT OU
T から出力されるハイレベルの信号は１クロック分の信
号幅になり、マイクロコンピュータB 12の信号幅設定用
レジスタ31に”２”が設定されていれば、マイクロコン
ピュータB 12の割込み出力端子INT OUT から出力される
ハイレベルの信号は２クロック分の信号幅になり、マイ
クロコンピュータC 13の信号幅設定用レジスタ31に”
３”が設定されていれば、マイクロコンピュータC 13の
割込み出力端子INT OUT から出力されるハイレベルの信
号は３クロック分の信号幅になる。

【００２６】図３はマイクロコンピュータM 10内に備え
られている割込み制御回路の構成を示すブロック図であ
る。この割込み制御回路は、選択手段としての割込み要
因選択回路20及び計時手段としてのカウンタ21を主要構
成要素として構成されている。割込み要因選択回路20
は、上述のマイクロコンピュータM 10の外部割込み入力
端子INT INから信号が入力されるとカウンタ21を起動し
て外部割込み入力端子INT INへの入力信号の信号幅をカ
ウントし、そのカウント値CVに応じてそれぞれ割込み要
求信号INT RE１，INT RE２，INT RE３を発生する。

【００２７】図４は図３に示されている割込み要因選択
回路20の動作状態を示すタイミングチャートである。た
とえば、マイクロコンピュータA 11の内部において図４
(a) に示されているように割込み信号が発生して割込み
信号発生回路30に入力されると、図４(c) に示されてい
るようにマイクロコンピュータA 11の割込み出力端子IN
T OUT から１クロック幅の割込み信号が出力される。

【００２８】このようにしてマイクロコンピュータA 11
の割込み出力端子INT OUT から出力された割込み信号は
接続回路40のORゲート400 から図４(e) に示されている
ように出力されてマイクロコンピュータM 10の外部割込
み入力端子INT INに入力されると共に、各マイクロコン
ピュータA 11, B 12, C 13の割込み制御入力端子INTCN
IN にも入力される。

【００２９】マイクロコンピュータM 10では、内部の割
込み要因選択回路20が外部割込み入力端子INT INから入
力される信号の信号幅 (ハイレベルの期間）をカウンタ
21によりカウントする。この場合、カウンタ21のカウン
ト値CVは図４(f) に示されているように”１”になるの
で、割込み要因選択回路20は割込み要求信号INT RE１を
出力する。なお、カウンタ21は外部割込み入力端子INT
INから入力されている信号の立下がりに同期して割込み
要因選択回路20から与えられるリセット信号RST により
リセットされる。

【００３０】同様に、図４(b) に示されているようにマ
イクロコンピュータB 12で割込み信号が発生した場合に
は、マイクロコンピュータB 12の割込み信号発生回路30
の割込み出力端子INT OUT からは図４(d) に示されてい
るように２クロック幅の信号が出力されるので、この信
号が図４(e) に示されているように接続回路40のORゲー
ト400 から出力されてマイクロコンピュータM 10の外部
割込み入力端子INT INに入力される。マイクロコンピュ
ータM 10の割込み要因選択回路20は、外部割込み入力端
子INT INから入力された信号の信号幅が２クロック分で
あることを図４(f) に示されているようにカウンタ21の
カウント値CVにより検出するので、図４(h) に示されて
いるように割込み要求信号INT RE２を出力する。

【００３１】ところで、図４(a) 及び(b) に示されてい
るように、マイクロコンピュータM10に接続されている
マイクロコンピュータA 11, B 12, C 13の内の複数から
重複して割込み信号が発生された場合、たとえば図４に
示されている例のようにマイクロコンピュータB 12から
割込み信号が発生された後にそれと重複してマイクロコ
ンピュータA 11からも割込み信号が発生された場合に
は、先に発生されたマイクロコンピュータB 12からの割
込み信号が図４(e) に示されているように接続回路40の
ORゲート400 からマイクロコンピュータA 11の割込み制
御入力端子INTCN IN にも入力されてその割込み信号発
生回路30に入力される。

【００３２】マイクロコンピュータA 11の割込み信号発
生回路30では、この割込み制御入力端子INT CN IN から
ハイレベルの信号が入力された場合には図４(c) に示さ
れているように割込み出力端子INT OUT へのハイレベル
の信号の出力を一時的に待機状態にし、他のマイクロコ
ンピュータ（この場合はマイクロコンピュータB 12）か
らのハイレベルの信号の出力が解除された後に割込み出
力端子INT OUT から割込み信号を出力する。

【００３３】なお、上述の従来例では割込み信号を発生
するマイクロコンピュータとしてはA 11, B 12, C 13の
３個がマイクロコンピュータM 10に接続されているが、
２個あるいは４個以上のマイクロコンピュータをマイク
ロコンピュータM 10に接続する構成としてもよい。

【００３４】次に本発明の半導体集積回路の第２の発明
について説明する。図５は本発明に係る半導体集積回路
の第２の発明の構成の一実施例を示すブロック図であ
る。なお、この実施例では本発明の半導体集積回路とし
てのワンチップマイクロコンピュータに外部装置として
のワンチップマイクロコンピュータが３個接続されてい
る例が示されている。

【００３５】図５において、参照符号10, 11, 12, 13は
いずれもシングルチップマイクロコンピュータであり、
以下の説明ではそれぞれをマイクロコンピュータM, A,
B, Cとする。なお図５においては、マイクロコンピュー
タM 10が本発明の半導体集積回路に相当する。また、参
照符号41はORゲート410 を主要構成要素とする接続回路
である。

【００３６】マイクロコンピュータA 11, B 12, C 13に
はそれぞれ割込み出力端子INT OUT及び同期信号入力端
子SYNC IN が備えられている。各マイクロコンピュータ
A11, B 12, C 13の割込み出力端子INT OUT からの出力
信号は上述のORゲート410に入力されている。また、各
マイクロコンピュータA 11, B 12, C 13の同期信号入力
端子SYNC IN へは後述するマイクロコンピュータM 10の
同期信号出力端子SYNC OUTから出力される同期信号が入
力される。

【００３７】ORゲート410 は各マイクロコンピュータA
11, B 12, C 13の割込み出力端子INT OUT からの出力信
号の論理和信号をマイクロコンピュータM 10の外部割込
み入力端子INT INへ入力している。

【００３８】図６は各マイクロコンピュータA 11, B 1
2, C 13内に備えられている割込み出力制御回路の構成
を示すブロック図である。この各マイクロコンピュータ
A 11, B 12, C 13に備えられている割込み出力制御回路
は、割込み信号発生回路30, タイミング設定用レジスタ
33, カウンタ32を主要構成要素としている。

【００３９】タイミング設定用レジスタ33はそれぞれの
マイクロコンピュータA 11, B 12,C 13に対応して異な
る値が予め設定されており、カウンタ32にその値をカウ
ント値CVとして与える。カウンタ32は、マイクロコンピ
ュータM 10が出力している同期信号に同期してリセット
され、タイミング設定用レジスタ33に設定されている値
CVと自身のカウント値とが一致すると割込み信号発生回
路30にカウント値CVを出力する。

【００４０】割込み信号発生回路30は、割込み信号が与
えられるとカウンタ32から与えられているカウント値CV
のタイミングで割込み出力端子INT OUT へ1 クロック幅
のハイレベルの信号出力する。

【００４１】従って、たとえばマイクロコンピュータA
11のタイミング設定用レジスタ33に”０”が設定されて
いれば、マイクロコンピュータA 11の割込み出力端子IN
T OUT から出力されるハイレベルの信号のタイミングは
マイクロコンピュータM 10が出力している同期信号の”
０”のタイミングに一致する。また、マイクロコンピュ
ータB 12のタイミング設定用レジスタ33に”２”が設定
されていれば、マイクロコンピュータB 12の割込み出力
端子INT OUT から出力されるハイレベルの信号のタイミ
ングはマイクロコンピュータM 10が出力している同期信
号の”１”のタイミングに一致する。

【００４２】図７はマイクロコンピュータM 10内に備え
られている割込み制御回路の構成を示すブロック図であ
る。この割込み制御回路は、選択手段としての割込み要
因選択回路20，計時手段としてのカウンタ21及びタイミ
ング設定用レジスタ22を主要構成要素として構成されて
いる。

【００４３】割込み要因選択回路20はカウンタ21が”
０”からタイミング設定用レジスタ22に設定されている
値までを反復してカウントしたカウント値CVを前述のよ
うに同期信号として同期信号出力端子SYNC OUTから出力
して各マイクロコンピュータA11, B 12, C 13に与えて
いる。

【００４４】割込み要因選択回路20には上述のマイクロ
コンピュータM 10の外部割込み入力端子INT INから信号
が入力されるので、これらの外部割込み入力端子INT IN
への入力信号のタイミングをカウンタ21のカウント値C
V、換言すれば自身が発生している同期信号のタイミン
グと比較し、その結果に応じてそれぞれ割込み要求信号
INT RE１，INT RE２，INT RE３を発生する。

【００４５】図８は図７に示されている割込み要因選択
回路20の動作状態を示すタイミングチャートである。い
またとえば、マイクロコンピュータA 11の内部において
図８(a) に示されているように割込み信号が発生して割
込み信号発生回路30に入力されると、図８(c) に示され
ているようにマイクロコンピュータA 11の割込み出力端
子INT OUT から同期信号の”０”のタイミングで１クロ
ック幅のハイレベルの信号が出力される。

【００４６】このようにしてマイクロコンピュータA 11
の割込み出力端子INT OUT から出力されたハイレベルの
信号は接続回路41のORゲート410 から図８(e) に示され
ているように出力されてマイクロコンピュータM 10の外
部割込み入力端子INT INに入力される。マイクロコンピ
ュータM 10では、内部の割込み要因選択回路20が外部割
込み入力端子INT INから入力される信号の立上がりタイ
ミング（ローレベルからハイレベルの立上がりタイミン
グ）における図８(f) に示されているカウンタ21のカウ
ント値を読み取る。この場合、外部割込み入力端子INT
INから割込み要因選択回路20に入力された信号のタイミ
ングは図８(e) に示されているようにカウンタ21のカウ
ント値CVが”０”のタイミングになるので、割込み要因
選択回路20は割込み要求信号INT RE１を出力する。

【００４７】同様に、図８(b) に示されているようにマ
イクロコンピュータB 12で割込み信号が発生した場合に
は、マイクロコンピュータB 12の割込み信号発生回路30
の割込み出力端子INT OUT からは図８(d) に示されてい
るように同期信号の”１”のタイミングで１クロック幅
のハイレベルの信号が出力されるので、この信号が図８
(e) に示されているように接続回路41のORゲート410 か
ら出力されてマイクロコンピュータM 10の外部割込み入
力端子INT INに入力される。マイクロコンピュータM 10
の割込み要因選択回路20は、外部割込み入力端子INT IN
から入力された信号の立上がりタイミングにおける図８
(f) に示されているカウンタ21のカウント値CVを読み取
る。この場合、割込み要因選択回路20に入力された信号
のタイミングは図８(e) に示されているようにカウンタ
21のカウント値”１”のタイミングになるので、割込み
要因選択回路20は割込み要求信号INTRE２を出力する。

【００４８】ところで、図８(a) 及び(b) に示されてい
るように、マイクロコンピュータM10に接続されている
マイクロコンピュータA 11, B 12, C 13の内の複数から
重複して割込み信号が発生された場合、たとえば図８に
示されている例のようにマイクロコンピュータA 11から
割込み信号が発生された後にそれと重複してマイクロコ
ンピュータB 12からも割込み信号が発生された場合に
は、図８(e) に示されているようにそれぞれが同期信号
の異なるタイミングでそれぞれの割込み信号発生回路30
から出力されるので、マイクロコンピュータM 10の割込
み要因選択回路20では両者を判別して割込み要求信号IN
T RE１，INT RE２をそれぞれ出力することが可能にな
る。

【００４９】なお、上述の従来例では割込み信号を発生
するマイクロコンピュータとしてはA 11, B 12, C 13の
３個がマイクロコンピュータM 10に接続されているが、
２個あるいは４個以上のマイクロコンピュータをマイク
ロコンピュータM 10に接続する構成としてもよい。

【００５０】次に本発明の半導体集積回路の第３の発明
について説明する。図９は本発明に係る半導体集積回路
の第３の発明の構成の一実施例を示すブロック図であ
る。なお、この実施例では本発明の半導体集積回路とし
てのワンチップマイクロコンピュータに外部装置として
のワンチップマイクロコンピュータが３個接続されてい
る例が示されている。

【００５１】図９において、参照符号10, 11, 12, 13は
いずれもシングルチップマイクロコンピュータであり、
以下の説明ではそれぞれをマイクロコンピュータM, A,
B, Cとする。なお図９においては、マイクロコンピュー
タM 10が本発明の半導体集積回路に相当する。

【００５２】マイクロコンピュータA 11, B 12, C 13に
はそれぞれ割込み出力端子INT OUTが備えられている。
各マイクロコンピュータA 11, B 12, C13 の割込み出力
端子INT OUT からの出力信号はマイクロコンピュータM
10の外部割込み入力端子INT IN１，２，３にそれぞれ
入力されている。

【００５３】図10はマイクロコンピュータM 10内に備え
られている割込み制御回路の構成を示すブロック図であ
る。この割込み制御回路は、選択手段としての割込み要
因選択回路20を主要構成要素として構成されている。

【００５４】割込み要因選択回路20には外部割込み入力
端子INT IN１，２，３からそれぞれマイクロコンピュー
タA 11，マイクロコンピュータB 12, マイクロコンピュ
ータC 13が出力する信号が入力されるので、これらの外
部割込み入力端子INT IN１，２，３への入力信号のレベ
ルの組合わせを内部クロックCLK に同期して検出し、そ
の結果に応じてそれぞれ割込み要求信号INT RE１，INT
RE２，INT RE３を発生する。

【００５５】図11は図10に示されている割込み要因選択
回路20の動作状態を示すタイミングチャートである。割
込み要因選択回路20は図８(c) に示されている内部クロ
ックCLK に同期して各外部割込み入力端子INT IN１，
２，３への信号入力のレベルを検出しており、たとえ
ば、マイクロコンピュータA 11においてのみ割込み信号
が発生されてハイレベルの信号が出力されると図11(a)
に示されているようにマイクロコンピュータM 10の外部
割込み入力端子INT IN１にそれが入力されるので、図11
(e) に示されているように割込み要求信号INT RE１を出
力する。

【００５６】同様に、図11(b) に示されているようにマ
イクロコンピュータB 12においてのみ割込み信号が発生
してハイレベルの信号がマイクロコンピュータM 10の外
部割込み入力端子INT IN２に入力された場合には、割込
み要因選択回路20は図11(f)に示されているように割込
み要求信号INT RE３を出力する。

【００５７】ところで、図11(a) 及び(b) に示されてい
るように、マイクロコンピュータM10に接続されている
外部割込み入力端子INT IN１，２の双方で重複して割込
み信号が発生された場合、たとえば図11に示されている
例ではマイクロコンピュータA 11において割込み信号が
出力された後にそれと重複してマイクロコンピュータB
12においても割込み信号が発生された場合には、割込み
要因選択回路20は図11(e) に示されているように上述の
いずれの場合とも異なる割込み要求信号INTRE２を出力
する。

【００５８】なお、上述の従来例では割込み信号を発生
するマイクロコンピュータとしてはA 11, B 12, C 13の
３個がマイクロコンピュータM 10に接続されているが、
２個あるいは４個以上のマイクロコンピュータをマイク
ロコンピュータM 10に接続する構成としてもよい。

【００５９】次に本発明の半導体集積回路の第４の発明
について説明する。図12は本発明に係る半導体集積回路
の第４の発明の構成の一実施例を示すブロック図であ
る。なお、この実施例では本発明の半導体集積回路とし
てのワンチップマイクロコンピュータに外部装置として
のワンチップマイクロコンピュータが４個接続されてい
る例が示されている。

【００６０】図12において、参照符号10, 11, 12, 13,
14はいずれもシングルチップマイクロコンピュータであ
り、以下の説明ではそれぞれをマイクロコンピュータM,
A,B, C, D とする。なお図12においては、マイクロコ
ンピュータM 10が本発明の半導体集積回路に相当する。

【００６１】マイクロコンピュータA 11, B 12, C 13,
D 14にはそれぞれ割込み出力端子INT OUT が備えられて
いる。各マイクロコンピュータA 11, B 12, C 13, D 13
の割込み出力端子INT OUT からの出力信号はマイクロコ
ンピュータM 10の外部割込み入力端子INT IN１，２，
３，４に入力されている。

【００６２】図13はマイクロコンピュータM 10内に備え
られている割込み制御回路の構成を示すブロック図であ
る。この割込み制御回路は、選択手段としての割込み要
因選択回路20及び設定手段としてのレジスタ群25を主要
構成要素として構成されている。

【００６３】レジスタ群25を構成する各レジスタREG
１，２…ｎにはそれぞれ外部割込み入力端子INT INの数
と等しいビット数のデータ、この実施例では４ビットの
データが予め割込み要因と対応付けて設定されている。
たとえば、割込み要因１に対応して４ビットデータ”00
11”がレジスタ群25のレジスタREG １に、割込み要因２
に対応して４ビットデータ”1010”がレジスタ群25のレ
ジスタREG ２に、というように各レジスタREG ３…REG
ｎそれぞれに設定されているとする。

【００６４】割込み要因選択回路20には外部割込み入力
端子INT IN１，２，３，４からそれぞれマイクロコンピ
ュータA 11, B 12, C 13，D 14が出力する信号が入力さ
れるので、割込み要因選択回路20はこれらの外部割込み
入力端子INT IN１，２，３，４への入力信号のレベルの
組合わせがレジスタ群25のいずれのレジスタREG １〜RE
G ｎに設定されている４ビットデータと同じであるかを
判定し、対応する割込み要因を特定してそれぞれを表す
割込み要求信号INT RE１，INT RE２，INT RE３…INT RE
ｎを発生する。

【００６５】図14は図13に示されている割込み要因選択
回路20の動作状態を示すタイミングチャートである。割
込み要因選択回路20は図14(e) に示されている内部クロ
ックCLK に同期して各外部割込み入力端子INT IN１，
２，３，４への信号入力の状態を検出している。たとえ
ば、図14のT1にて示されているタイミングにおいてマイ
クロコンピュータA 11, マイクロコンピュータB 12の割
込み出力端子INT OUT からはローレベル（”０”）の信
号が、マイクロコンピュータC 13，マイクロコンピュー
タD 14の割込み出力端子INT OUT からはハイレベル（”
１”）の信号がそれぞれ出力されているとすると、割込
み要因選択回路20は図14(e) に示されている内部クロッ
クCLK のタイミングに同期してそれらの信号のレベルを
検出し、その組合わせがレジスタ群25のレジスタREG １
に設定されている４ビットデータ”0011”と一致すると
判定し、図14(f) に示されているように割込み要求信号
INT RE１を出力する。

【００６６】同様に、図14のT2にて示されているタイミ
ングにおいてマイクロコンピュータA 11, マイクロコン
ピュータB 12の割込み出力端子INT OUT からはローレベ
ルの信号が、マイクロコンピュータC 13，マイクロコン
ピュータD 14の割込み出力端子INT OUT からはハイレベ
ルの信号がそれぞれ出力されているとすると、割込み要
因選択回路20は図14(e) に示されている内部クロックCL
K のタイミングに同期してそれらの信号のレベルを検出
し、その組合わせがレジスタ群25のレジスタREG ２に設
定されている４ビットデータ”1010”と一致すると判定
し、図14(f) に示されているように割込み要求信号INT
RE２を出力する。

【００６７】なお、上述の従来例では割込み信号を発生
するマイクロコンピュータとしてはA 11, B 12, C 13,
D14 の４個がマイクロコンピュータM 10に接続されてい
るが、それに限定されるものではない。

【００６８】

【発明の効果】以上に詳述したように、本発明によれば
たとえばワンチップマイクロコンピュータ等の半導体集
積回路に備えられた外部割込み端子の数よりも多い数の
割込み要因を設定することが可能になるので、半導体集
積回路に備えられるべき外部割込み端子の数を抑制する
ことが、あるいは他の目的に使用することが可能にな
る。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の第１の発明の一
実施例としてのワンチップマイクロコンピュータの構成
を示すブロック図である。

【図２】各ワンチップマイクロコンピュータ内に備えら
れている割込み出力制御回路の構成を示すブロック図で
ある。

【図３】本発明に係る半導体集積回路の第１の発明とし
てのワンチップマイクロコンピュータ内に備えられてい
る割込み制御回路の構成を示すブロック図である。

【図４】本発明に係る半導体集積回路の第１の発明とし
てのワンチップマイクロコンピュータの動作状態を示す
タイミングチャートである。

【図５】本発明に係る半導体集積回路の第２の発明の一
実施例としてのワンチップマイクロコンピュータの構成
を示すブロック図である。

【図６】各ワンチップマイクロコンピュータ内に備えら
れている割込み出力制御回路の構成を示すブロック図で
ある。

【図７】本発明に係る半導体集積回路の第２の発明とし
てのワンチップマイクロコンピュータ内に備えられてい
る割込み制御回路の構成を示すブロック図である。

【図８】本発明に係る半導体集積回路の第２の発明とし
てのワンチップマイクロコンピュータの動作状態を示す
タイミングチャートである。

【図９】本発明に係る半導体集積回路の第３の発明の一
実施例としてのワンチップマイクロコンピュータの構成
を示すブロック図である。

【図１０】本発明に係る半導体集積回路の第３の発明と
してのワンチップマイクロコンピュータ内に備えられて
いる割込み制御回路の構成を示すブロック図である。

【図１１】本発明に係る半導体集積回路の第３の発明と
してのワンチップマイクロコンピュータの動作状態を示
すタイミングチャートである。

【図１２】本発明に係る半導体集積回路の第４の発明の
一実施例としてのワンチップマイクロコンピュータの構
成を示すブロック図である。

【図１３】本発明に係る半導体集積回路の第４の発明と
してのワンチップマイクロコンピュータ内に備えられて
いる割込み制御回路の構成を示すブロック図である。

【図１４】本発明に係る半導体集積回路の第４の発明と
してのワンチップマイクロコンピュータの動作状態を示
すタイミングチャートである。

【図１５】外部割込み機能を有する従来のワンチップマ
イクロコンピュータの構成の一例を示すブロック図であ
る。

【図１６】従来のワンチップマイクロコンピュータ内に
備えられている割込み制御回路の構成を示すブロック図
である。

【図１７】従来のワンチップマイクロコンピュータの動
作状態を示すタイミングチャートである。

【符号の説明】

10 マイクロコンピュータM 11 マイクロコンピュータA 12 マイクロコンピュータB 13 マイクロコンピュータC 14 マイクロコンピュータD 20 割込み要因選択回路 21 カウンタ 25 レジスタ群 INT IN 外部割込み入力端子

【手続補正書】

【提出日】平成５年１０月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】削除

Claims (4)

【特許請求の範囲】
1. 【請求項１】 信号入力端子から入力される複数の外部
   装置それぞれが発生した信号に応じて割込み処理を行う
   機能を有する半導体集積回路において、 前記複数の外部装置それぞれが発生する有意な部分の継
   続時間が異なる信号を入力するための１本の信号入力端
   子と、 該信号入力端子から入力された信号の有意な部分の継続
   時間を測定する計時手段と、 該計時手段による計時結果に応じて異なる割込み要因を
   選択して対応する割込み要求信号を発生する選択手段と
   を備えたことを特徴とする半導体集積回路。
2. 【請求項２】 信号入力端子から入力される複数の外部
   装置それぞれが発生した信号に応じて割込み処理を行う
   機能を有する半導体集積回路において、 前記複数の外部装置それぞれが発生する有意な部分のタ
   イミングが異なる信号を入力するための１本の信号入力
   端子と、 前記複数の外部装置それぞれに共通のタイミングを設定
   するためのタイミング信号を発生すると共に、前記信号
   入力端子から入力された信号の有意な部分のタイミング
   を測定する計時手段と、 該計時手段による計時結果に応じて異なる割込み要因を
   選択して対応する割込み要求信号を発生する選択手段と
   を備えたことを特徴とする半導体集積回路。
3. 【請求項３】 信号入力端子から入力される複数の外部
   装置それぞれが発生した信号に応じて割込み処理を行う
   機能を有する半導体集積回路において、 前記複数の外部装置それぞれが発生する信号をそれぞれ
   入力するための複数の信号入力端子と、 これらの信号入力端子から入力された信号の有意，無意
   の組合わせに応じて異なる割込み要因を選択して対応す
   る割込み要求信号を発生する選択手段とを備えたことを
   特徴とする半導体集積回路。
4. 【請求項４】 信号入力端子から入力される複数の外部
   装置それぞれが発生した信号に応じて割込み処理を行う
   機能を有する半導体集積回路において、 前記複数の外部装置それぞれが発生する信号をそれぞれ
   入力するための複数の信号入力端子と、 これらの信号入力端子から入力された信号の有意，無意
   の組合わせに応じて異なる割込み要因を選択して対応す
   る割込み要求信号を発生する選択手段と、 該選択手段により選択される割込み要因と前記信号の有
   意，無意の組合わせとの関係を予めプログラム可能に設
   定するための設定手段とを備えたことを特徴とする半導
   体集積回路。