JPS5826306A - 数値情報信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、入力信号によって所定数づつ変化する数値に
対応した数値情報信号を発生する数値情報信号発生回路
に関する。

かかる数値情報信号発生回路は、例えばＰＣＭ（Ｐａ１
ｓｅ　Ｃｏｄｅ　Ｍｏｄｕｌａｔｉｏｎ　）録音再生方
式においてインタリーブ（ＩｒＬｔｅｒｌｅａυｅ）が
なされて一定の約束のもとて配列順序が時間軸上で変更
されて記録された符号列を再生時においてもとの配列に
戻ずだめに使用される。すなわち、記録媒体から読出さ
れた符号列をバッファメモリに先頭アドレスから読出さ
れた順に順次書込み、この書込まれた符号列をもとの配
列に戻るようにバッファメモリのアドレス制御を数値情
報信号発生回路によってなしつつ読１出すこと等がなさ
れている。従来のかかる数値情報信号発生回路は、計数
回路若１〜くは記憶装置、加算器若しくは減算器、タイ
ミングパルス発生回路等からなる複雑な構成となってお
り、使用部品数が多くて製造コストが高い等の欠点が有
った。

よって、本発明の目的は構成が簡単であり、使用部品数
が少なく安価な数値情報信号発生回路を提供することで
ある。

本発明による数値情報信号発生回路は、入力信号に応じ
て削数値が変化してこの泪数値が所定値に達したとき所
定値到達信号を各々出力しかつ連続する複数桁に順次対
応した訓数出力端子を有する少なくとも２つの計数回路
を備え、前記計数回路に入力信号のみまたは入力信号及
び前記所定値到達信号の双方を時刻が相異なるように供
給して前記計数回路における各計数値に応じた数値情報
信号を出力する構成となっている。

以下、本発明を添付図面を参照して詳細に説明する。

第１図において、正のパルスからなる入力信号ａがｍ進
カウンタ１のクロック入力端子及び排他的論理和回路２
の一方の入力端子に供給されている。カウンタ１は、例
えば各Ｑ出力が２進符号における各桁を形成するように
接続されたＭ個の゛Ｐ形フリップフロップを含んで構成
されている。このＭ個のＴ形フリップフロップのＱ出力
の各々がカウンタ１における計数出力端子Ｑ、　、　Ｑ
２・・・ＱＭの各々に供給されている。カウンタ１の最
上位桁出力端子すなわち出力端子ＱＭが遅延回路３の入
力端子に接続されている。遅延回路３は、例えば遅延線
からなっており、出力端子ＱＭより所定値到達信号とし
て出力される信号２を所定時間遅延させて得られる遅延
信号Ｃを出力する。遅延信号Ｃは刊他的論理和回路２の
他方の入力端子に供給される。

　３− 排他的論理和回路２の出力ｄはル進カウンタ４の子 クロック入力端に供給される。このカウンタ４は、カウ
ンタ１における場合と同様に接続されたＮ個のＴ形フリ
ップフロップを含んで構成されており、このＮ個の１゛
形フリツプフロツプのＱ出力の各々はカウンタ４の言−
１数出出力端子間＋１．ＱＭ＋２・・・ＱＭ＋Ｎの各々
に供給されている。そして、カウンタ４の最下位桁出力
端子ＱＭ　＋　１かカウンタ１の最上位桁出力端子ＱＭ
に対応する桁の１つ上位の桁に対応するようにカウンタ
１，４の各計数出力端子の各々が図示せぬバッファメモ
リにおける複数個のアドレス入力端子の各々に接続され
ている。

以上の構成における各部の動作を第２図を参照して説明
する。第２図（Ａ）は入力信号ａの波形図、同図（Ｂ）
は出力ｌ〕の波形図、同図（Ｃ）は遅延信号Ｃの波形図
、同図（Ｄ）は出力ｄの波形図で゛ある０時刻ｔ１にお
いてカウンタ１，４の双方における網数値が「０」であ
って出力端子Ｑ１〜ＱＭ＋Ｎがすべて低レベルとなって
いる。このとき、正のパルスからなる入力信号ａがカウ
ンタ１のクロック入力端子及び　４− 排他的論理和回路２に供給されるとカウンタ１の計数値
が１１」となって出力端子Ｑ１が高レベルとなる。そし
て、カウンタ１の出力端子ＱＭのレベルは低レベルのま
まとなっているので排他的論理和回路２に供給されてい
る遅延信号Ｃのレベルも低レベルのままとなり、排他的
論理和回路２の出力ｄは入力信号ａとほぼ同一時刻に発
生しかつ入力信号ａとほぼ同一波形を有する正のパルス
となる。

この出力ｄの立下り時すなわち出力ｄの消滅時にカウン
タ４の計数値が増加する。そうすると、計数出力端子Ｑ
１〜ＱＭ＋Ｎ上に現われる２進符号は数値「ｍ＋１」に
対応したものとなる。その後、入力信号ａが新たなＰＣ
Ｍ符号が到来するごとに発生してｎ□／２回カウンタ１
に供給されるとカウンタ１の最−Ｌ位桁に対応するフリ
ップフロップのＱ出力が高レベルとなって割数出力端子
ＱＭが高レベルとなる・（時刻ｔ２）。計数出力端子Ｑ
Ｍが高レベルになったときから所定遅延時間Ｔが経過す
ると遅延信号Ｃも高レベルとなる。それと同時に排他的
論理和回路２の出力ｄも高レベルとなる。この時より出
力ｄは入力信号ａとほぼ同一時刻に発生しかつ入力信号
ａとほぼ同一のパルス幅を有する負のパルスとなる。カ
ウンタ４の計数値はこの負のパルスの立下り時すなわち
出力ｄの発生時に増加することどなる。そして、入力信
号ａが時刻ｔ１以降においてｍ回発生するとカウンタ１
の計数値が零に戻って計数出力端子ＱＭが低レベルとな
る（時刻ｔ３）。

時刻ｔ３より所定遅延時間Ｔ経過後に遅延信号Ｃも低レ
ベルとなる。そうすると、排他的論理和回路２の出力ｄ
が低レベルとなってこの立下り信号が桁上げ信号どなっ
てカウンタ４に供給されてカウンタ４の計数値が増加す
る。

以−４１−の如（カウンタ１，４０泪数値が変化して割
数出力端子Ｑ１〜ＱＭ＋Ｎに「ｍ＋１」づつ変化する数
値に応じた２准将号が出力されることとなる。

以上の如（カウンタ１，４の計数値及びそれらに応じた
数値情報が変化するようすを判り易くまとめたものが第
１表に示されている。

尚、第１表においてはｍ　＝　２７＝　１．２８として
ｍ進カウンタ１が７ビソトカウンタでありかつル進カ変
化が示されている。

第１図の回路例においては「２の乗数＋１」づつ変化す
る数値に対応した数値情報信号のみが得られたが、「２
０乗数以外の数Ｓ＋１」づつ変化する数値に対応した数
値情報信号が得られる回路例を第３図に示す。第３図に
おいて、ｍ進カウンタ１、排他的論理和回路２、遅延回
路３、ル進カウンタ４は第１図と同様に接続されている
。しかしながら本例においてはｎ進カウンタ４の出力を
遅延させる遅延回路５と、遅延回路５の出力及び入力信
号ａが入力端子の各々に供給される排他的論理和回路６
と、排他的論理和回路６の出力がクロック入力端子に供
給されているｎ進カウンタ７とが追加されている。ｎ進
カウンタ７は、カウンタ１，４における場合と同様に接
続されたＲ個のＴ形フリップフロップを含んで構成され
ており、このＲ個のＴ形フリップフロップのＱ出力の各
々はカウンタ７の計数出力端子ＱＭ＋Ｎ＋１．ＱＭ＋Ｎ
＋２・・・ＱＭ十Ｎ十Ｈの各々に供給されている。そし
＝　７− て、カウンタ７の最下位桁出力端子ＱＭ十Ｎ＋１がカウ
ンタ４の最−Ｌ位桁出力端子ＱＭ十Ｎに対応する桁より
１つ上位の桁に対応するようにカウンタ１゜４．７の各
計数出力端子の各々が図示せぬ記憶装置における複数個
のアドレス入力端子の各々に接続されている。

以」二の構成においてｍ及びル進カウンタ１及び４が共
に１ピントカウンタでありかつｎ進カウンタ７か４ビッ
トカウンタであればＳ＝６となって７ずつ増加する数値
情報が得られる。かかる場合において各カウンタの計数
値及び数値情報の変化するようすを判り易くまとめたも
のが第２表に示されている。

第１図及び第３図の回路例においては数値情報は常に一
定値づつ変化したが、数値情報の変化量が変化する前の
数値情報に応じて変化する回路例を第４図に示す。第４
図においてカウンタ１，４゜７、遅延回路３，５、排他
的論理和回路２，６は第３図と同様に接続されている。

しかしながら本例においてはカウンタ１，４．７におけ
る計数値　８　− に応じた数値情報が所定値以上となったとき低レベル信
号を出力する比較回路８と、比較回路８の出力が２つの
入力端子のうちの一方に供給されているＡＮＤ　（論理
積）ゲート９とが追加されており、入力信号ａはこのＡ
ＮＤゲート９を経て排他的論理和回路２の一方の入力端
子に供給される。かかる構成において、数値情報が所定
値以」二になったときＡＮＤゲート９０入力端子のうち
の一方に低レベル信号が比較回路８より供給されて入力
信号ａの排他的論理和回路２への供給が阻止される。こ
のため、カウンタ４の計数値がカウンタ１から供給され
る桁上げ信号のみによって増加することとなって第３表
に示す如く数値情報の変化量が変化することとなる。尚
、第３表においては第２表と同様にｍ及びｎ５進カウン
タ１及び４が共に１ピノｉ・カウンタでありかつｎ進カ
ウンタ７が４ビツトカウンタであって数値情報が２１以
下のとき７ずつ増加し数値情報が２１より太きいとき５
ずつ増加する場合における各カウンタの計数値及び数値
情報の変化するようすが示されている。

以−ト詳述した如く本発明による数値情報信号発生回路
は、入力信号に応じて計数値が変化してこの計数値が所
定値に達したとき所定値到達信号を各々出力する少なく
とも２つの計数回路を備えてこれら計数回路のうちの下
位桁側計数回路に入力信号を供給すると共に入力信号の
発生時刻を避けつつ所定値到達信号を上位桁イロ（躇」
数回路に供給して所定の変化量をもって変化する数値に
応じた数値情報信号を発生するので加算回路或いは減算
回路等を必要としない簡単な構成となっているのである
。

尚、上記実施例においてカウンタ］、　　４．　７とし
てクロックが入力されてから出力信号が得られるまでの
遅延時間が長い非同期式カウンタを使用することにより
遅延回路３，５を不要にすることが考えられる。また、
上記実施例においては所定値到達信号がカウンタ１，４
の各々における最」二位桁に対応するフリップフロップ
のＱ出力であるとしたが、カウンタ１，４の各々がオー
バーフローしたときにキャリイ信号を出力する構成とな
っている場合はこのキャリイ信号を所定値到達信号どし
て用いても良いのは明らかで゛ある。

／ １１− １２− 第　　２　　表 第　　３　　表

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図は、
第１図の回路動作を示す波形図、第３図及び第４図は、
本発明の他の実施例を示す回路図である。 主要部分の符号の説明 ］、　　４．　７・・カウンタ ２．６　　　・・・排他的論理和回路 ３．５　　　・・・遅延回路 ８　　　・・・・比較回路 ９　　　・・・・・・Ａ、ＮＤゲート 出願人　　パイオニア株式会社 代理人　　弁理士　藤村元　彦

Claims (3)

【特許請求の範囲】
1. （１）入力信号に応じて計数値か変化してこの割数値が
   所定値に達したとき所定値到達信号を各々出力しかつ連
   続する複数桁に順次対応した割数出力端子を有する少な
   くとも２つの割数回路と、前記計数回路のうちの下位桁
   側計数回路に前記入力信号を供給すると共に前記入力信
   号の発生時刻を避けつつ前記所定値到達信号の」二位桁
   倶躇」数回路への供給をもなす少なくとも１つの信号供
   給回路とからなり、前記割数回路の計数出力端子に生ず
   る出力信号を各割数出力端子か各々対応する桁情報とす
   ることを特徴とする数値情報信号発生回路。
2. （２）　　前記信号供給回路は、前記所定数到達信号を
   所定時間遅延して遅延信号を出力する遅延手段と、前記
   遅延信号及び前記入力信号の排他的論理和をとって前記
   入力端子に供給する信号を発生ずる排他的論理和回路と
   からなることを特徴とする特許請求の範囲第１項記載の
   数値情報信号発生回路。
3. （３）前記信号供給回路は、前記所定値到達信号を所定
   時間遅延して遅延何月を出力する遅延手段と、前記割数
   回路の各計数値が所定の関係にあるときのみ入力信号の
   通過を阻止するゲーＩ・と、前記遅延信号及び前記ゲー
   トの出力の排他的論理和をとって前記入力端子に供給す
   る信号を発生する排他的論理和回路とからなることを特
   徴とする特許請求の範囲第１項記載の数値情報信号発生
   回路。