JPS605097B2 - グレイコ−ド発生回路 - Google Patents
グレイコ−ド発生回路Info
- Publication number
- JPS605097B2 JPS605097B2 JP1626777A JP1626777A JPS605097B2 JP S605097 B2 JPS605097 B2 JP S605097B2 JP 1626777 A JP1626777 A JP 1626777A JP 1626777 A JP1626777 A JP 1626777A JP S605097 B2 JPS605097 B2 JP S605097B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- gray code
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明はグレィコード発生回路の改良に関する。
グレィコードは衆知のとおり、その値が変化するときに
、変化する以前の値と、以後の値とが１ビットのみ異な
るように構成されたコードである。
、変化する以前の値と、以後の値とが１ビットのみ異な
るように構成されたコードである。
このコードの特徴は、デコーダ回路の出力信号に対して
コードの値が変化したときに論理的なハサードを生じる
ことがなく、従ってデコーダ回路の出力によって制御さ
れる論理回路に誤動作を起こさせることがないというこ
とにある。第２図は第１図に示すようなグレィコードを
発生するカウンタ回路の従来例を示す。
コードの値が変化したときに論理的なハサードを生じる
ことがなく、従ってデコーダ回路の出力によって制御さ
れる論理回路に誤動作を起こさせることがないというこ
とにある。第２図は第１図に示すようなグレィコードを
発生するカウンタ回路の従来例を示す。
１１は排他的論理和回路、２１〜２４は論理積回路、３
１〜３４はエッジトリガフリツプフロツプ、５１は該カ
ウンタに対するク。
１〜３４はエッジトリガフリツプフロツプ、５１は該カ
ウンタに対するク。
ック信号、５２は該カウンタを初期値に設定するりセッ
ト信号である。フリップフロツプ３４の反転条件は出力
Ｄｏ〜Ｄ３の排他的論理和が偽（０）であることであり
、フリツプフロップ３３の反転条件は出力Ｄｏ〜Ｄ３の
排他的論理和が真（１）でありかつ出力Ｄｏが真（１）
であることであり、フリツプフロツプ３２は出力Ｄｏ〜
Ｄ３の排他的論理和が真（１）でありかつ出力Ｄｏが偽
（０）さらに出力Ｄ，が真（１）であることである。ま
たフリツプフロツプ３１の反転条件は、出力Ｄｏ〜Ｄ３
の排他的論理が真（１）でかつ出力Ｄｏ，Ｄ，が偽（０
）であることである。。このように、従来の回路は、フ
リップフロッブ３１〜３４の入力反転条件として全出力
Ｄｏ〜Ｄ３の排他的論理和をとる必要があり、その為に
回路が高価になるという問題がある。
ト信号である。フリップフロツプ３４の反転条件は出力
Ｄｏ〜Ｄ３の排他的論理和が偽（０）であることであり
、フリツプフロップ３３の反転条件は出力Ｄｏ〜Ｄ３の
排他的論理和が真（１）でありかつ出力Ｄｏが真（１）
であることであり、フリツプフロツプ３２は出力Ｄｏ〜
Ｄ３の排他的論理和が真（１）でありかつ出力Ｄｏが偽
（０）さらに出力Ｄ，が真（１）であることである。ま
たフリツプフロツプ３１の反転条件は、出力Ｄｏ〜Ｄ３
の排他的論理が真（１）でかつ出力Ｄｏ，Ｄ，が偽（０
）であることである。。このように、従来の回路は、フ
リップフロッブ３１〜３４の入力反転条件として全出力
Ｄｏ〜Ｄ３の排他的論理和をとる必要があり、その為に
回路が高価になるという問題がある。
一方、上記カゥンタの動作のチェックを行なうためパリ
ティビットを付加する場合、グレィコードの特徴を生か
して、クロック信号によって反転するフリツプフロツプ
を付加すればよい。
ティビットを付加する場合、グレィコードの特徴を生か
して、クロック信号によって反転するフリツプフロツプ
を付加すればよい。
奇数パリティを付加した場合のグレィコードカウンタの
値の変化を第３図に、また、パリティビット用のフリツ
ブフロツプを付加したカウンタを第４図に示す。第４図
において１の部分は第２図に示す回路と同一の回路であ
り、２４は論理積回路、３５はパリティビットＰを構成
するエッジトリガフリツプフロツプである。このように
、グレイコードのパリティビットはカウンタのクロック
で反転するフリツプフロップ３５を設けることに容易に
つくることができる。この発明は叙上の点に鑑み、グレ
イコードのパリティビットをカウンタの更新条件の一要
素として利用することによりカゥンタの入力回路の簡略
化を図ったグレイコード発生回路を提供することを目的
とする。
値の変化を第３図に、また、パリティビット用のフリツ
ブフロツプを付加したカウンタを第４図に示す。第４図
において１の部分は第２図に示す回路と同一の回路であ
り、２４は論理積回路、３５はパリティビットＰを構成
するエッジトリガフリツプフロツプである。このように
、グレイコードのパリティビットはカウンタのクロック
で反転するフリツプフロップ３５を設けることに容易に
つくることができる。この発明は叙上の点に鑑み、グレ
イコードのパリティビットをカウンタの更新条件の一要
素として利用することによりカゥンタの入力回路の簡略
化を図ったグレイコード発生回路を提供することを目的
とする。
即ち、本発明の特徴は、パリティビットはそのままグレ
ィコードの排他的論理和あるいはその否定値となってい
ることに着目し、パリティビットの変化をグレィコード
を出力するフリップフロツブの反転信号を作るために利
用した点にある。
ィコードの排他的論理和あるいはその否定値となってい
ることに着目し、パリティビットの変化をグレィコード
を出力するフリップフロツブの反転信号を作るために利
用した点にある。
以下、本発明を実施例によって具体的に説明する。第５
図は奇数パリティビットを付加したグレィコード発生回
路の一例を示す。
図は奇数パリティビットを付加したグレィコード発生回
路の一例を示す。
本実施例は、パリティビットＰを各フリップフロツプ３
１〜３４の出力Ｄｏ〜Ｄ３（すなわちグレィコード）の
排他的論理和の代り‘こ用いたものである。したがって
第２図の排他的論理和回路１１に相当する回路は省かれ
てり、パリティビットＰはカウンタの各フリツプフロツ
プ３１〜３４の入力ゲート１２１〜１２４に入力されて
いる。これ以外は第２図および第４図と同様である。第
６図は本発明の他の実施例を示す。
１〜３４の出力Ｄｏ〜Ｄ３（すなわちグレィコード）の
排他的論理和の代り‘こ用いたものである。したがって
第２図の排他的論理和回路１１に相当する回路は省かれ
てり、パリティビットＰはカウンタの各フリツプフロツ
プ３１〜３４の入力ゲート１２１〜１２４に入力されて
いる。これ以外は第２図および第４図と同様である。第
６図は本発明の他の実施例を示す。
本実施例は、パリティビットＰの変化を７グレイコード
信号Ｄｏ〜Ｄ３を出力するフリツプフロツプ３１〜３４
の反転信号を作成する条件の一部として使用した例であ
り、入力ゲート２２１〜２２４の入力信号としてクロッ
クは５１は不要となっている。即ち、フリツプフロツプ
３４を反転する条件はパリティ信号Ｐが真（１）から偽
（０）となるときでありｔ フリツプフロッブ３１〜３
４が反転するときは、パリティ信号Ｐが偽（０）から真
（１）に変化するときであって、フリップフロップ３３
は出力Ｄｏの値が真（１）のときに反転し、フリップフ
ロツプ３２はすぐ右のフリップフロツブ３３の出力信号
Ｄ，が真（１）でかつフリップフロップ３４の出力信号
Ｄｏが偽（０）のときに反転し、フリツプフロツプ３１
はすぐ右のフリツプフロップ３２の出力信号Ｄ２の値に
関係なくその右側にある全てのフリップフロップ３３〜
３４の出力信号Ｄｏ，Ｄ，が全て偽（０）のときに反転
する。以上に述べたように、本発明によればパリティを
付加したグレィコードを発生する回路を簡略な構成で実
現できる。
信号Ｄｏ〜Ｄ３を出力するフリツプフロツプ３１〜３４
の反転信号を作成する条件の一部として使用した例であ
り、入力ゲート２２１〜２２４の入力信号としてクロッ
クは５１は不要となっている。即ち、フリツプフロツプ
３４を反転する条件はパリティ信号Ｐが真（１）から偽
（０）となるときでありｔ フリツプフロッブ３１〜３
４が反転するときは、パリティ信号Ｐが偽（０）から真
（１）に変化するときであって、フリップフロップ３３
は出力Ｄｏの値が真（１）のときに反転し、フリップフ
ロツプ３２はすぐ右のフリップフロツブ３３の出力信号
Ｄ，が真（１）でかつフリップフロップ３４の出力信号
Ｄｏが偽（０）のときに反転し、フリツプフロツプ３１
はすぐ右のフリツプフロップ３２の出力信号Ｄ２の値に
関係なくその右側にある全てのフリップフロップ３３〜
３４の出力信号Ｄｏ，Ｄ，が全て偽（０）のときに反転
する。以上に述べたように、本発明によればパリティを
付加したグレィコードを発生する回路を簡略な構成で実
現できる。
上記実施例では４ビットのグレィコードを発生するもの
であったが、ビット数がより大きいグレイコードを発生
する回路の場合は本発明による効果は一層顕著になる。
であったが、ビット数がより大きいグレイコードを発生
する回路の場合は本発明による効果は一層顕著になる。
第１図は４ビットのグレィコードの説明図、第２図は第
１図に示すグレィコードを発生する従来回路の一例を示
す回路図、第３図はグレイコードの奇数パリティを説明
する図、第４図は第３図のコードを発生する従釆回路例
の回路図、第５図および第６図は本発明によるグレィコ
ード発生回路の別異の実施例を示す回路図である。 ３１〜３５…フリツプフロツプ、２４，１２１〜１２４
…ゲート。 第１図 第２図 第３図 第４図 第５図 第６図
１図に示すグレィコードを発生する従来回路の一例を示
す回路図、第３図はグレイコードの奇数パリティを説明
する図、第４図は第３図のコードを発生する従釆回路例
の回路図、第５図および第６図は本発明によるグレィコ
ード発生回路の別異の実施例を示す回路図である。 ３１〜３５…フリツプフロツプ、２４，１２１〜１２４
…ゲート。 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ クロツク信号を受ける毎にその出力が反転し他のフ
リツプフロツプの出力のパリテイビツトを示す第１のフ
リツプフロツプと、第１のフリツプフロツプの出力とク
ロツク信号のアンド条件で出力が反転する第２のフリツ
プフロツプを最下位とする複数のフリツプフロツプとを
持ち、前記複数のフリツプフロツプのそれぞれは第１の
フリツプフロツプの反転出力とクロツク信号及びそれぞ
れのフリツプフロツプより下位のフリツプフロツプの出
力が、前記複数のフリツプフロツプの出力がクロツク信
号の到来の毎に１つのフリツプフロツプの出力のみが変
化するようにそのまままたは反転して当該フリツプフロ
ツプの反転条件として与えられていることを特徴とする
グレイコード発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1626777A JPS605097B2 (ja) | 1977-02-18 | 1977-02-18 | グレイコ−ド発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1626777A JPS605097B2 (ja) | 1977-02-18 | 1977-02-18 | グレイコ−ド発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53111253A JPS53111253A (en) | 1978-09-28 |
| JPS605097B2 true JPS605097B2 (ja) | 1985-02-08 |
Family
ID=11911767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1626777A Expired JPS605097B2 (ja) | 1977-02-18 | 1977-02-18 | グレイコ−ド発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605097B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920737U (ja) * | 1982-07-30 | 1984-02-08 | 沖電気工業株式会社 | カウンタ回路 |
| US4591825A (en) * | 1983-08-22 | 1986-05-27 | Trw Inc. | Analog-to-digital-converter and related encoding technique |
| JPS63306718A (ja) * | 1987-06-08 | 1988-12-14 | Nec Corp | シリアルアクセス回路 |
| JP3206010B2 (ja) * | 1991-02-01 | 2001-09-04 | 安藤電気株式会社 | タイムスタンプ回路 |
| JPH04277841A (ja) * | 1991-03-06 | 1992-10-02 | Nec Ic Microcomput Syst Ltd | トレーサの経過時間記録機能構成方式 |
-
1977
- 1977-02-18 JP JP1626777A patent/JPS605097B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53111253A (en) | 1978-09-28 |
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