JPH04237209A - 単安定マルチバイブレータ回路 - Google Patents
単安定マルチバイブレータ回路Info
- Publication number
- JPH04237209A JPH04237209A JP3019129A JP1912991A JPH04237209A JP H04237209 A JPH04237209 A JP H04237209A JP 3019129 A JP3019129 A JP 3019129A JP 1912991 A JP1912991 A JP 1912991A JP H04237209 A JPH04237209 A JP H04237209A
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- JP
- Japan
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- input terminal
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- Withdrawn
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- 239000003990 capacitor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 2
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、デジタル回路におけ
る遅延手段を用いた単安定マルチバイブレータ回路に関
する。
る遅延手段を用いた単安定マルチバイブレータ回路に関
する。
【０００２】
【従来の技術】従来、単安定マルチバイブレータ回路と
しては種々の構成のものが知られているが、遅延素子と
論理ゲートを用いた単安定マルチバイブレータ回路とし
ては、図６に示すような構成のものがある。図において
、１０１ は単安定マルチバイブレータ回路の入力端子
、１０４ はその出力端子であり、１０２ はインバー
タとキャパシタとからなる遅延回路で、１０３ はパル
ス発生のための論理素子で、入力端子１０１ からの入
力信号と前記遅延回路１０２ の出力とを入力とするも
のである。
しては種々の構成のものが知られているが、遅延素子と
論理ゲートを用いた単安定マルチバイブレータ回路とし
ては、図６に示すような構成のものがある。図において
、１０１ は単安定マルチバイブレータ回路の入力端子
、１０４ はその出力端子であり、１０２ はインバー
タとキャパシタとからなる遅延回路で、１０３ はパル
ス発生のための論理素子で、入力端子１０１ からの入
力信号と前記遅延回路１０２ の出力とを入力とするも
のである。
【０００３】次にこのように構成されている単安定マル
チバイブレータ回路の動作を、図７に示すタイミングチ
ャートに基づいて説明する。入力信号がＬレベルからＨ
レベルに変化した場合、論理素子１０３ への遅延回路
１０２からの入力は、他方の入力より遅れてＨレベルか
らＬレベルに変化する。したがって論理素子１０３ の
全ての入力が一時的にＨレベルとなるので、出力端子１
０４ からＬレベルのパルスがある時間出力されるよう
になっている。
チバイブレータ回路の動作を、図７に示すタイミングチ
ャートに基づいて説明する。入力信号がＬレベルからＨ
レベルに変化した場合、論理素子１０３ への遅延回路
１０２からの入力は、他方の入力より遅れてＨレベルか
らＬレベルに変化する。したがって論理素子１０３ の
全ての入力が一時的にＨレベルとなるので、出力端子１
０４ からＬレベルのパルスがある時間出力されるよう
になっている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の単安定マルチバイブレータ回路は、遅延回路がある
程度、例えば論理素子の遅延時間以上遅れないと出力パ
ルスが得られないこと、また出力パルスのＬレベルの電
位が一定レベル以下にならないという欠点があり、更に
はまた遅延回路に接続するキャパシタを十分大きくする
必要があった。
来の単安定マルチバイブレータ回路は、遅延回路がある
程度、例えば論理素子の遅延時間以上遅れないと出力パ
ルスが得られないこと、また出力パルスのＬレベルの電
位が一定レベル以下にならないという欠点があり、更に
はまた遅延回路に接続するキャパシタを十分大きくする
必要があった。
【０００５】本発明は、従来の単安定マルチバイブレー
タ回路における上記問題点を解消するためになされたも
ので、遅延回路のキャパシタを大きくすることなく、確
実に出力パルスを発生させることの可能な単安定マルチ
バイブレータ回路を提供することを目的とする。
タ回路における上記問題点を解消するためになされたも
ので、遅延回路のキャパシタを大きくすることなく、確
実に出力パルスを発生させることの可能な単安定マルチ
バイブレータ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、遅延回路を用いて構成する単安
定マルチバイブレータ回路において、回路の入力端子を
一方の入力端に接続し出力端を回路の出力端子に接続し
た第１の論理素子と、回路の入力端子を一方の入力端に
接続し出力端を前記第１の論理素子の他方の入力端に接
続した第２の論理素子と、前記第２の論理素子の出力端
を一方の入力端に接続し出力端を前記第２の論理素子の
他方の入力端に接続した第３の論理素子と、前記第１の
論理素子の出力端に入力端を接続し出力端を第３の論理
素子の他方の入力端に接続した遅延回路とで単安定マル
チバイブレータ回路を構成する。
決するため、本発明は、遅延回路を用いて構成する単安
定マルチバイブレータ回路において、回路の入力端子を
一方の入力端に接続し出力端を回路の出力端子に接続し
た第１の論理素子と、回路の入力端子を一方の入力端に
接続し出力端を前記第１の論理素子の他方の入力端に接
続した第２の論理素子と、前記第２の論理素子の出力端
を一方の入力端に接続し出力端を前記第２の論理素子の
他方の入力端に接続した第３の論理素子と、前記第１の
論理素子の出力端に入力端を接続し出力端を第３の論理
素子の他方の入力端に接続した遅延回路とで単安定マル
チバイブレータ回路を構成する。
【０００７】このように構成した単安定マルチバイブレ
ータ回路においては、入力信号の変化を受けて第１の論
理素子において直ちにパルスを発生し、このパルス発生
による信号変化を遅延回路で遅延させて、第２及び第３
の論理素子からなるＲ−Ｓタイプのラッチに入力させ、
このラッチの動作により第１の論理素子によるパルスの
発生を停止させる。これにより遅延回路のキャパシタを
大きくすることなく遅れを生ぜずに確実に出力パルスを
発生させることができる。
ータ回路においては、入力信号の変化を受けて第１の論
理素子において直ちにパルスを発生し、このパルス発生
による信号変化を遅延回路で遅延させて、第２及び第３
の論理素子からなるＲ−Ｓタイプのラッチに入力させ、
このラッチの動作により第１の論理素子によるパルスの
発生を停止させる。これにより遅延回路のキャパシタを
大きくすることなく遅れを生ぜずに確実に出力パルスを
発生させることができる。
【０００８】
【実施例】次に実施例について説明する。図１は、本発
明に係る単安定マルチバイブレータ回路の第１実施例を
示す回路構成図である。図において、１は回路への入力
端子、２，３，４はＮＡＮＤ素子であり、５はＮＡＮＤ
素子４の出力を入力とする遅延回路で、入力がＨレベル
時にはＨレベルを、入力がＬレベル時にはＬレベルを出
力するものであり、６は回路の出力端子である。そして
ＮＡＮＤ素子２にはＮＡＮＤ素子３の出力と遅延回路５
の出力とが入力され、ＮＡＮＤ素子３にはＮＡＮＤ素子
２の出力と入力端子１からの入力信号とが入力され、Ｎ
ＡＮＤ素子４には入力端子１の入力信号とＮＡＮＤ素子
３の出力が入力されるようになっており、ＮＡＮＤ素子
３，４でＲ−Ｓタイプのラッチを構成している。
明に係る単安定マルチバイブレータ回路の第１実施例を
示す回路構成図である。図において、１は回路への入力
端子、２，３，４はＮＡＮＤ素子であり、５はＮＡＮＤ
素子４の出力を入力とする遅延回路で、入力がＨレベル
時にはＨレベルを、入力がＬレベル時にはＬレベルを出
力するものであり、６は回路の出力端子である。そして
ＮＡＮＤ素子２にはＮＡＮＤ素子３の出力と遅延回路５
の出力とが入力され、ＮＡＮＤ素子３にはＮＡＮＤ素子
２の出力と入力端子１からの入力信号とが入力され、Ｎ
ＡＮＤ素子４には入力端子１の入力信号とＮＡＮＤ素子
３の出力が入力されるようになっており、ＮＡＮＤ素子
３，４でＲ−Ｓタイプのラッチを構成している。
【０００９】次にこのように構成された単安定マルチバ
イブレータ回路の動作を、図２に示すタイミングチャー
トに基づいて説明する。入力端子１からの入力信号ＩＮ
が、Ｌレベルの場合、ＮＡＮＤ素子３，４の出力及び遅
延回路５の出力はＨレベルであり、ＮＡＮＤ素子２の出
力はＬレベルとなっている。ここで入力信号ＩＮがＨレ
ベルへ変化すると、ＮＡＮＤ素子４は直ちにＬレベルと
なり、一定時間遅れて遅延回路５の出力はＬレベルとな
る。このとき、ＮＡＮＤ素子２，３で構成されるＲ−Ｓ
ラッチは、入力信号ＩＮがＬレベルのときとは逆になり
、ＮＡＮＤ素子２の出力はＨレベル、ＮＡＮＤ素子３の
出力はＬレベルとなる。したがってＮＡＮＤ素子４の出
力は、ＮＡＮＤ素子３の出力のＬレベルへの変化により
Ｈレベルとなり、遅延回路５の出力も遅れてＨレベルと
なる。このとき、ＮＡＮＤ素子２，３で構成されるＲ−
Ｓラッチへの入力は、いずれもＨレベルとなり、前回の
状態を保持するので、出力端子６には図２に示すように
、１つのパルスが得られる。
イブレータ回路の動作を、図２に示すタイミングチャー
トに基づいて説明する。入力端子１からの入力信号ＩＮ
が、Ｌレベルの場合、ＮＡＮＤ素子３，４の出力及び遅
延回路５の出力はＨレベルであり、ＮＡＮＤ素子２の出
力はＬレベルとなっている。ここで入力信号ＩＮがＨレ
ベルへ変化すると、ＮＡＮＤ素子４は直ちにＬレベルと
なり、一定時間遅れて遅延回路５の出力はＬレベルとな
る。このとき、ＮＡＮＤ素子２，３で構成されるＲ−Ｓ
ラッチは、入力信号ＩＮがＬレベルのときとは逆になり
、ＮＡＮＤ素子２の出力はＨレベル、ＮＡＮＤ素子３の
出力はＬレベルとなる。したがってＮＡＮＤ素子４の出
力は、ＮＡＮＤ素子３の出力のＬレベルへの変化により
Ｈレベルとなり、遅延回路５の出力も遅れてＨレベルと
なる。このとき、ＮＡＮＤ素子２，３で構成されるＲ−
Ｓラッチへの入力は、いずれもＨレベルとなり、前回の
状態を保持するので、出力端子６には図２に示すように
、１つのパルスが得られる。
【００１０】図３は、第２実施例を示す回路構成図であ
る。この実施例は、図１に示した第１実施例における遅
延回路の挿入位置を変えたものである。すなわち、遅延
回路５にはＮＡＮＤ素子３の出力を入力し、その出力を
ＮＡＮＤ素子４の入力とし、更にＮＡＮＤ素子４の出力
をＮＡＮＤ素子２の入力とするように構成したもので、
その動作は第１実施例と同様である。
る。この実施例は、図１に示した第１実施例における遅
延回路の挿入位置を変えたものである。すなわち、遅延
回路５にはＮＡＮＤ素子３の出力を入力し、その出力を
ＮＡＮＤ素子４の入力とし、更にＮＡＮＤ素子４の出力
をＮＡＮＤ素子２の入力とするように構成したもので、
その動作は第１実施例と同様である。
【００１１】図４は、本発明の第３実施例を示す回路構
成図である。この実施例は、第１実施例における遅延回
路を多入力ＮＯＲ素子１１とキャパシタ１２とインバー
タ１３とで構成したものを用い、またＮＡＮＤ素子４と
して多入力ＮＡＮＤ素子を用いたものである。この実施
例の場合、図５のタイミングチャートに示すように、入
力信号ＩＮの入力レベルが、あるスレシホールドａを越
えないと、ＮＡＮＤ素子４の出力はＬレベルとならない
、すなわちパルスが発生しない。また遅延回路を構成し
ているＮＯＲ素子１１の出力は、ＮＡＮＤ素子４の出力
があるレベル以下にならないとＨレベルとならないので
、出力パルスの電位を一定レベル以下まで確実に落とす
ことができる。なお、この実施例ではＮＡＮＤ素子４及
びＮＯＲ素子１１の入力数を４としたものを示したが、
入力数は図５のタイミングチャートに示した入力信号Ｉ
Ｎ及びＮＡＮＤ素子４の出力におけるａ及びｂ点を、ど
のレベルにするかにより適宜設定される。
成図である。この実施例は、第１実施例における遅延回
路を多入力ＮＯＲ素子１１とキャパシタ１２とインバー
タ１３とで構成したものを用い、またＮＡＮＤ素子４と
して多入力ＮＡＮＤ素子を用いたものである。この実施
例の場合、図５のタイミングチャートに示すように、入
力信号ＩＮの入力レベルが、あるスレシホールドａを越
えないと、ＮＡＮＤ素子４の出力はＬレベルとならない
、すなわちパルスが発生しない。また遅延回路を構成し
ているＮＯＲ素子１１の出力は、ＮＡＮＤ素子４の出力
があるレベル以下にならないとＨレベルとならないので
、出力パルスの電位を一定レベル以下まで確実に落とす
ことができる。なお、この実施例ではＮＡＮＤ素子４及
びＮＯＲ素子１１の入力数を４としたものを示したが、
入力数は図５のタイミングチャートに示した入力信号Ｉ
Ｎ及びＮＡＮＤ素子４の出力におけるａ及びｂ点を、ど
のレベルにするかにより適宜設定される。
【００１２】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば遅延回路のキャパシタを大きくすること
なく、遅れを生じさせずに確実に出力パルスを発生させ
ることができる。また第１の論理素子及び遅延回路を構
成する論理素子を多入力構成とすることにより、入力信
号の変化時にパルスを発生する入力電位のスレシホール
ドレベルや、出力パルスのパルス電位を一定レベルに確
保することが可能となる。
本発明によれば遅延回路のキャパシタを大きくすること
なく、遅れを生じさせずに確実に出力パルスを発生させ
ることができる。また第１の論理素子及び遅延回路を構
成する論理素子を多入力構成とすることにより、入力信
号の変化時にパルスを発生する入力電位のスレシホール
ドレベルや、出力パルスのパルス電位を一定レベルに確
保することが可能となる。
【図１】本発明に係る単安定マルチバイブレータ回路の
第１実施例を示す回路構成図である。
第１実施例を示す回路構成図である。
【図２】図１に示した第１実施例の動作を説明するため
の各部の信号のタイミングチャートである。
の各部の信号のタイミングチャートである。
【図３】本発明の第２実施例を示す回路構成図である。
【図４】本発明の第３実施例を示す回路構成図である。
【図５】図４に示した第３実施例の動作を説明するため
の各部の信号のタイミングチャートである。
の各部の信号のタイミングチャートである。
【図６】従来の単安定マルチバイブレータ回路の構成例
を示す回路構成図である。
を示す回路構成図である。
【図７】図６に示す従来例の動作を説明するための入出
力信号のタイミングチャートである。
力信号のタイミングチャートである。
１ 入力端子
２ ＮＡＮＤ素子
３ ＮＡＮＤ素子
４ ＮＡＮＤ素子
５ 遅延回路
６ 出力端子
Claims (4)
- 【請求項１】 遅延回路を用いて構成する単安定マル
チバイブレータ回路において、回路の入力端子を一方の
入力端に接続し出力端を回路の出力端子に接続した第１
の論理素子と、回路の入力端子を一方の入力端に接続し
出力端を前記第１の論理素子の他方の入力端に接続した
第２の論理素子と、前記第２の論理素子の出力端を一方
の入力端に接続し出力端を前記第２の論理素子の他方の
入力端に接続した第３の論理素子と、前記第１の論理素
子の出力端に入力端を接続し出力端を第３の論理素子の
他方の入力端に接続した遅延回路とで構成したことを特
徴とする単安定マルチバイブレータ回路。 - 【請求項２】 遅延回路を用いて構成する単安定マル
チバイブレータ回路において、回路の入力端子を一方の
入力端に接続し出力端を回路の出力端子に接続した第１
の論理素子と、回路の入力端子を一方の入力端に接続し
出力端を遅延回路を介して前記第１の論理素子の他方の
入力端に接続した第２の論理素子と、前記第２の論理素
子の出力端を一方の入力端に接続し他方の入力端に前記
第１の論理素子の出力端を接続すると共に出力端を前記
第２の論理素子の他方の入力端に接続した第３の論理素
子とで構成したことを特徴とする単安定マルチバイブレ
ータ回路。 - 【請求項３】 前記第１の論理素子を多入力構成とし
、入力信号変化時にパルスを発生する入力電位を一定レ
ベル以上にすることを特徴とする請求項１記載の単安定
マルチバイブレータ回路。 - 【請求項４】 前記遅延回路を多入力構成の論理素子
とキャパシタとインバータ素子とで構成し、出力パルス
のパルス電位が一定レベル以上確保できるようにしたこ
とを特徴とする請求項１又は３記載の単安定マルチバイ
ブレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019129A JPH04237209A (ja) | 1991-01-21 | 1991-01-21 | 単安定マルチバイブレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019129A JPH04237209A (ja) | 1991-01-21 | 1991-01-21 | 単安定マルチバイブレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237209A true JPH04237209A (ja) | 1992-08-25 |
Family
ID=11990857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019129A Withdrawn JPH04237209A (ja) | 1991-01-21 | 1991-01-21 | 単安定マルチバイブレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237209A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092271A (ja) * | 2006-10-02 | 2008-04-17 | Mitsubishi Electric Corp | 遅延回路 |
-
1991
- 1991-01-21 JP JP3019129A patent/JPH04237209A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092271A (ja) * | 2006-10-02 | 2008-04-17 | Mitsubishi Electric Corp | 遅延回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |