JPS63300646A - 同期パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は同期パルス発生回路に関し、特にパルス幅の狭
いパルス信号を発生させる同期パルス発生回路に関する
。

［従来の技術］ 従来、この種の同期パルス発生回路とし・では、例えば
第３図に示すようなものかあった。２入力ナンドゲート
４６の一方の入力を入力端子４１に接続し、他方の入力
は入力端子４１に遅延回路４４及び信号反転用のインバ
ータ４５を介して接続し、２入力ナンドゲート５１の一
方の入力は入力端子４２に遅延回路５０を介して接続し
、他方の入力には第２の入力端子４２が信号反転用のイ
ンバータ４９を介して接続されている。更に、ナントゲ
ート４６の出力は２入力ナントゲート４７と２入力のナ
ントゲート４８とにより構成されるラッチ回路のナンド
ケート４７例の一方の入力に接続され、ナントゲート４
８例の一方の入力にはナントゲート５１の出力を接続し
、ナントゲート４７．４８の他方の出力にはナントゲー
ト４８．４７の出力をそれぞれ供給している。また、ナ
ントゲート５２の一方の入力には入力端子４２を、他方
の入力にはナントゲート４７の出力をそれぞれ接続し、
ナントゲート５２の出力は２人カッアゲートの一方の入
力に、他方の入力にはナントゲート５２の出力を遅延回
路５３及び信号反転用のインバータ５４を介して接続し
たものである。

次に第３図に示した回路の動作について、第６ａ図〜第
６ｂ図を用いて説明する。例えば第１の入力端子４１に
は周期の長い１言号（以降、フレームパルスと呼ぶ）を
入力し・、第２の入力端子４２には周期の短い信号（以
降クロックパルスと呼ぶ）を入力する。そうすると第６
ａ図に示すように、クロックパルスの低レベル状態時に
フレームパルスか立ち上がると、フレームパルスと遅延
回路４４及びインバータ４５により２入力ナンドゲート
４６には遅延回路４４の遅延時間分のパルス幅を有する
低レベルの出力信号がフレームパルスの立ち上かりに対
応して出力される。このナントゲート４６の出力１言号
によって、ナントゲート４７の出力が低レベルから高レ
ベルに変化し、同時にナントゲート４８の出力か高レベ
ルから低レベルに変化する。ナントゲート４７か高レベ
ルを保つので、クロックパルスの低レベル状態から高レ
ベル状態への移行に対応してナントゲート５２の出力は
高レベル状態から低レベルとなる。このナントゲート５
２の出力と遅延回路５３及びインバータ５４により、ノ
アケート５５には遅延回路５３の遅延時間分のパルス幅
をもった高レベル出力信号がクロックパルスの立ち上か
りに対応して出力され、出力端子４３から同期パルス信
号として取り出せる。その後、クロックパルスが高レベ
ルから低レベルに変化するとこのクロックパルスの反転
信号のインバータ４９と遅延回路５１によりナントゲー
ト５１には遅延回路５０の遅延時間分のパルス幅を持っ
た低し・＼ルの出力（言号がクロックパルスの立ち下か
りに対応して出力される。この時ナントゲート５１の出
力信号によってナントゲート４８が低レベルから高レベ
ルに変化し、同時にナントゲート４７が高レベルから低
レベルに変化する。したがって、ナントゲート５２は高
レベル状態が深たれる。

次に、第６ｂ図に示すように、クロックパルスの高レベ
ル状態中にフレームパルスが立ち上がる場合を考える。

フレームパルスと遅延回路４４及びインバータ４５によ
りナントゲート４６には遅延回路４４の遅延時間分のパ
ルス幅をもった低レベルの出力信号がフレームパルスの
立ち上がりに対応して出力される。このナントゲート４
６の出力信号によって、ナンドケート４７が低レベルか
ら高レベルに変化し、同時にナントゲート４８が高レベ
ルから低レベルに変化する。この時、すてにクロックパ
ルスが高レベルなので、ナントゲート４７の出力信号の
立ち上がりに対応してナントゲート５２の出力は低レベ
ルとなり、クロックパルス立ち下かりて高レベルとなる
。このナントゲート５２の出力と該出力の遅延回路５３
を介したインバータ５４の出力により、ノアゲート５５
には遅延回路５３の遅延時間分のパルス幅をもった高レ
ベルの出力信号かフレームパルスの立ち上かりに対応し
て出力され、出力端子４３から同期パルス信号として取
り出せる。その後、クロックパルスが高レベルから低レ
ベルに変化した時、このクロックパルスの反転信号用の
インバータ４９と遅延回路５１とにより、ナントゲート
５１には遅延回路５０の遅延時間分のパルス幅をもった
低レベルの出力信号かクロックの立ち下かりに対応して
出力される。この時ナンドケート５１の出力（言号によ
って、ナントゲート４８の出力か低レベルから高レベル
に変化し、同時にナントゲート４７の出力が高レベルか
ら低レベルに変化する。したかって、ナントゲート５２
は高レベル状態に保たれる。

このようにして、出力端子４３にはフレームパルスとク
ロックパルスとのパルス幅とそれらの相対位置に間係な
く、フレームパルスに対応して遅延回路５３の遅延時間
分のパルス幅をもった出力信号を得ることができる。

［発明か解決しようとする問題点］ 上述した従来の同期パルス発生回路はクロックパルスの
周期ごとに遅延回路の遅延時間分のパルス幅の出力信号
が発生するので、消費電流が増大するという問題点かあ
った。更に、構成素子数が多いので、消費電流の増加に
加えて、集積回路化すると回路の占有面積が増大すると
いう問題点があった。

したかって、本発明の目的は消費電流の減少と回路の簡
素化を図ることである。

［問題点を解決するための手段］ 本発明は２つの入力信号により同期を検出する同期パル
ス発生回路において、第１の入力信号と該第１の入力信
号の反転遅延信号とを第１の論理回路に入力し、該第１
の論理回路の出力を第２の論理回路の第１の入力端子に
入力し、第２の入力信号と該第２の論理回路の出力とを
第３の論理回路に入力し、該第３の論理回路の出力と該
第３の論理回路の出力の反転遅延信号とを第４の論理回
路と第５の論理回路の両方にそれぞれ入力し、第４の論
理回路の出力を上記第２の論理回路の第２の入力端子に
入力し、上記第４の論理回路の出力と上記第５の論理回
路の出力とを出力信号とすることを特徴としている。

換言すれば、上述した従来の同期パルス発生回路は、ク
ロック周期ごとに余分なパルスが発生し、消費電流を増
大させるはかりてなく、素子数が多いため消費電流を更
に増加させ、集積回路上の占有面積を増大させてしまう
。これに対し、本発明はクロックパルスの周期ことに発
生可能なパルスの内の余分なパルスを発生させず、しか
も素子数の低減をはかり消費電流及び集積回路上の占有
面積を低減することができるという独創的内容を有する
。

［実施例］ 進上叉施胴 次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の第１実施例の同期パルス発生回路を
示す回路図である。図において、２入力ナンドゲート６
の一方の入力を入力端子１に接続し、他方の入力は入力
端子１に遅延回路１４及び信号反転用のインバータδを
介して接続する。ラッチ回路は２人カナンドゲート７と
２入力ナンドケート８とにより構成されており、ナント
ゲート７の一方の入力にはナントゲート６の出力を接続
し、他方はナントゲート８の出力に接続する。２入力ナ
ンドケート９の一方の入力は入力端子２に接続し、他方
の入力にはナンドケート７の出力を接続し、ナントゲー
ト９の出力とナントゲート９の出力を遅延回路１０およ
び信号反転用のインバータ１１を通過させた反転出力と
を共に２入力ナンドゲート１２と２人カッアゲート１３
０入力端子にそれぞれ接続し、ナントゲート１２の出力
をナントゲート８の一方の入力に接続し、ナントゲート
８の他方にはナントゲート７の出力を接続している。

次に動作について第４ａ図〜第４ｂ図を用いて説明する
。従来例と同様に第１の入力端子１にはフレームパルス
を入力し、第２の入力端子２にはクロックパルスを入力
する。まず、第４ａ図に示すように、クロックパルスの
低レベル時にフレームパルスの立ち上がりがくる場合を
考える。フレームパルスと遅延回路１４及びインバータ
５によりナントゲート６には遅延回路１４の遅延時間分
のパルス幅を持った低レベルの出力信号がフレームパル
スの立ち上かりに対応して出力される。このナントゲー
ト６の出力信号によって、ナンドケート７か低レベルか
ら高レベルに変化し、同時にナントゲート８か高レベル
から低レベルに変化する。ナントゲート７か高レベルに
なることによって、ナントゲート９はクロックパルスの
反転信号を出力するので、グロックパルスの低レベルか
ら高レベルへの移行に対応してナントゲート９の出力は
高レベルから低レベルへと移行する。このナントゲート
９の出力と遅延回路１０及びインバータ１１を介した反
転信号により、ノアケート１３には遅延回路１０の遅延
時間分のパルス幅をもった高レベルの出力信号がクロッ
クパルスの立ち上がりに対応して出力され、第１の出力
端子３より同期パルス信号として取り出せる。その後、
クロックパルスが高レベルから低レベルに変化した時に
ナントゲート９の出力は低レベルから高レベルに変化し
、このナントゲート９の出方と遅延回路１０及びインバ
ータ１１を介して出力される反転出力により、ナントゲ
ート１２には遅延回路１゜の遅延時間分のパルス幅を持
った低レベルの出方信号がクロックパルスの立ち下がり
に対応して出力され、第２の出力端子４により同期パル
ス信号として取り出せる。この時、ナンドケート１２の
出力信号によって、ナンドケート８が低レベルから高レ
ベルに変化し・、ナントゲート７が高レベルから低レベ
ルに変化する。したがって、ナントゲート９の出力は高
レベル状態が保たれる。

次に、第４ｂ図に示すように、クロックパルスの高レベ
ル状態時にフレームパルスの立ち上がりかくる場合を考
える。フレームパルスと遅延回路１４及びインバータ５
を介して得られる反転信号とによりナントゲートには遅
延回路１４の遅延時聞分のパルス幅をもった低レベルの
出力信号かフレームパルスの立ち上がりに対応して出力
される。

このナントゲート６の出力信号によって、ナントゲート
７が低レベルから高レベルに変化し、同時にナントゲー
ト８が高レベルから低レベルに変化する。ナントゲート
７が高レベルになることにより、ナントゲート９の出力
は、すでにクロックパルスが高レベルなので、高レベル
から低レベルになる。このナントゲート９の出力と遅延
回路１０及びインバータ１１を介した反転信号とにより
、ノアゲート１３には遅延回路１０の遅延時間分のパル
ス幅をもった高レベルの出力信号かフレームパルスの立
ち上がりに対応して出力され、第１の出力端子３より同
期パルス信号として取り出せる。

その後クロックパルスが高レベルから低しＪ＼ルに変化
した時、２人カナンドゲート９の出力は低レベルから高
レベルに変化し・、この２人カナントゲート９の出力と
遅延回路１０及びインバータ１１を介した反転信号とに
より、ナントゲート１２には遅延回路１０の遅延時間分
のパルス幅をもった低レベルの出力信号がクロックパル
スの立ち下がりに対応して出力され、第２の出力端子４
から同期パルス信号として取り出せる。この時ナントゲ
ート１２の出力信号によってナントゲート８が低レベル
から高レベルに変化し、同時にナントゲート７が高レベ
ルから低レベルに変化する。したがって、ナントゲート
９の出力は高レベルが保たれる。

このようにして、出力端子３と４にはフレームパルスと
クロックパルスのパルス幅との相対位置に関係なく、フ
レームパルスに１対１に対応して遅延回路１０の遅延時
間分のパルス幅をもった出力信号を得ることができ、し
かもクロックパルス周期に対応した余分なパルスを削減
することができる。

第ｙ」Ｕ虹例 次に、本発明の第２実施例について説明する。第２図は
本発明の第２の実施例の同期パルス発生回路を示してい
る。図において、２人カッアゲート２６の一方の入力を
入力端子２１に接続し、他方の入力は入力端子２１に遅
延回路３４及び信号反転用のインバータ２５を介して接
続し、ラッチ回路は２人カッアゲート２７と２人カッア
ゲート２日とにより構成されている。ノアゲート２７の
一方の入力にはノアゲート２６の出力を接続し、他方に
はノアゲート２８の出力を接続する。２人カッアゲート
２９の一方の入力は入力端子２２に接続され、他方の入
力はノアゲート２７の出力が接続される。ノアゲート２
９の出力とノアゲート２９の出力を遅延回路３０及び信
号反転用のインバータ３１を通して得られる反転出力を
共に２人カッアゲート３２と２入力ナンドゲート３３の
入力端子にそれぞれ接続し、ノアゲート３２の一方のノ
アゲート２８の一方の入力に、ノアケート２８の他方の
入力にはノアゲート２７の出力を接続している。

次に動作について第５ａ図〜第５ｂ図を用いて説明する
。第１の入力端子１にはフレームパルスを入力し、第２
の入力端子２２にはクロックパルスを入力する。まず、
第５ａ図に示すように、クロックパルスの高レベル状態
中にフレームパルスの立ち下がりがくる場合を考える。

フレームパルスと遅延回路３４及びインバータ２５を介
した反転信号とによりノアゲート２６には遅延回路３４
の遅延時間分のパルス幅を持った高レベルの出力信号が
フレームパルスの立ち下がりに対応して出力される。こ
のノアゲート２６の出力信号によって、ノアゲート２７
か高レベルから低レベルに変化し、同時にノアケート２
８か低レベルから高レベルに変化する。ノアゲート２７
が低レベルになることによって、ノアゲート２９はクロ
ックパルスの反転信号を出力するので、クロックパルス
の高レベル状態から低レベル状態に対応してノアゲート
２９の出力は低レベルから高レベルになる。

このノアゲート２９の出力と遅延回路３０及びインバー
タ３１を介した反転信号により、ナントゲート３３ζこ
は遅延回路３０の遅延時間分のパルス幅をもった低レベ
ルの出力信号かクロックパルスの立ち下がりに対応し・
て出力され、第１の出力端子２３より同期パルス信号と
して取り出せる。その後、クロックパルスか低レベルか
ら高レベルに変化した時にノアゲート２９の出力は高レ
ベルから低レベルに変化し、このノアゲート２９の出力
と遅延回路３０及びインバータ３１を介した反転信号と
により、ノアゲート３２には遅延回路３０の遅延時間分
のパルス幅をもった高レベルの出力信号がクロックパル
スの立ち上がりに対応して出力され、第２の出力端子３
４により同期パルス信号として取り出せる。この時、ノ
アゲート３２の出力信号によって、ノアケート２８か高
レベルから低レベルに変化し、ノアゲート２７か低レベ
ルから高レベルに変化する。したがって、ノアゲート２
９の出力は低レベルが保たれる。

次に、第５ｂ図に示すように、クロックパルスの低レベ
ル状態内にフレームパルスの立ち下がりりがくる場合を
考える。フレームパルスと遅延回路３４及びインバータ
２５を介した反転信号とによりノアゲート２６には遅延
回路３４の遅延時間分のパルス幅をもった高レベルの出
力信号がフレームパルスの立ち下がりに対応して出力さ
れる。

−１６＝ このノアゲート２６の出力信号によって、ノアゲート２
７が高レベルから低レベルに変化し、同時にノアゲート
２８か低レベルから高レベルに変化する。ノアゲート２
７が高レベルになることにより、ノアケート２９の出力
は、すてにクロックパルスが低レベル状態であるため、
低レベルから高レベルになる。このノアゲート２９の出
力と遅延回路３０及びインバータ３１を介した反転出力
とにより、ナントゲート３３には遅延回路３０の遅延時
間分のパルス幅をもった低レベルの出力信号がフレーム
パルスの立ち下がりに対応して出力され、第１の出力端
子２３より同期パルス信号として取り出せる。その後ク
ロックパルスが低レベルから高レベルに変化した時、ノ
アゲート２９の出力は高レベルから低レベルに変化し、
このノアゲート２９の出力と遅延回路３０及びインバー
タ３１を介した反転信号とにより、ノアケート３２には
遅延回路３０の遅延時間分のパルス幅をもった低レベル
の出力信号がクロックパルスの立ち上かりに対応して出
力され、第２の出力端子２４から同期パルス信号として
取り出せる。この時ノアゲート３２の出力信号によって
ノアゲート２８が高レベルから低レベルに変化し、同時
にノアケート２７が低レベルから高レベルに変化する。

したがって、ノアゲート２９の出力は低レベルが保たれ
る。

このようにして、出力端子２３と２４にはフレームパル
スとクロックパルスのパルス幅との相対位置に関係なく
、フレームパルスに１対１に対応して遅延回路３０の遅
延時間分のパルス幅をもった出力信号を得ることかでき
、しかもクロックパルス周期に対応した余分なパルスを
削減することができる。

［発明の効果コ 以上説明したように本発明は、第１の入力信号と第１の
入力信号を遅延しかつ反転した信号とを第１の反転回路
に入力し、第１の論理回路の出力を第２の論理回路の一
方に入力し、第２の入力信号と第２の論理回路の出力と
を第３の論理回路に入力し、第３の論理回路の出力と第
３の論理回路の出力を遅延しかつ反転した信号とを第４
の論理回路と第５の論理回路の両方に入力し、第４の論
理回路の出力を第２の論理回路の他方に入力し、第４と
第５の論理回路の出力を共に出力信号として得ることに
よって、クロックパルスの周期ごとに発生する余分なパ
ルスをなくし、しかも素子数の低減をはかり、消費電流
及び集積回路上等の占有面積を低減することができる効
果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例構成を示す回路図、第２
図は本発明の第２実施例を示す回路図、第３図は従来の
同期パルス発生回路を示す回路図、第４ａ図〜第４ｂ図
は第１実施例の回路の動作をそれぞれ説明する波形図、
第５ａ図〜第５ｂ図は第２実施例の動作をそれぞれ説明
する波形図、第６ａ図〜第６ｂ図は従来例の動作をそれ
ぞれ説明する波形図である。 １．２１．４１・・・第１の入力端子、２．２２．４１
・・◆第２の入力端子、３．２３．４３・・・第１の出
力端子、４．２４．４４・・・第２の出力端子、５．１
１，２５，３１，４５，４９．５４・・・・・・インバ
ータ、 ６．７，８，９，１２，３３，４６，４７，４８゜５１
．５２・・・２入力ナンドゲート、１３．２６，２７，
２８，２９，３２，５５・・・・２入力ノアケート、 １０．１４，３０，３４，４４，５０，５３・・・・遅
延回路。 特許出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　− 第　１　図　　　　　　　　　　　　第１の也ハｂ島ぷ
第２図 第３図 第５ａ図 第５ｂ図

Claims (1)

【特許請求の範囲】
1. ２つの入力信号により同期を検出する同期パルス発生回
   路において、第１の入力信号と該第１の入力信号の反転
   遅延信号とを第１の論理回路に入力し、該第１の論理回
   路の出力を第２の論理回路の第１の入力端子に入力し、
   第２の入力信号と該第２の論理回路の出力とを第３の論
   理回路に入力し、該第３の論理回路の出力と該第３の論
   理回路の出力の反転遅延信号とを第４の論理回路と第５
   の論理回路の両方にそれぞれ入力し、第４の論理回路の
   出力を上記第２の論理回路の第２の入力端子に入力し、
   上記第４の論理回路の出力と上記第５の論理回路の出力
   とを出力信号とすることを特徴とする同期パルス発生回
   路。