JPS649770B2 - - Google Patents
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- JPS649770B2 JPS649770B2 JP57231131A JP23113182A JPS649770B2 JP S649770 B2 JPS649770 B2 JP S649770B2 JP 57231131 A JP57231131 A JP 57231131A JP 23113182 A JP23113182 A JP 23113182A JP S649770 B2 JPS649770 B2 JP S649770B2
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- JP
- Japan
- Prior art keywords
- signal
- level
- output signal
- control signal
- circuit
- Prior art date
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- 238000003708 edge detection Methods 0.000 claims description 21
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は例えば、ボタン電話機などの制御シス
テムに適用されるエツヂ検出回路に係り、特に制
御信号とリセツト信号とを入力とし、この制御信
号の立上がりおよび立下がりの両方の変化を検出
し、その変化に対応した新たな制御信号を発生す
ることができるエツヂ検出回路に関するものであ
る。
テムに適用されるエツヂ検出回路に係り、特に制
御信号とリセツト信号とを入力とし、この制御信
号の立上がりおよび立下がりの両方の変化を検出
し、その変化に対応した新たな制御信号を発生す
ることができるエツヂ検出回路に関するものであ
る。
従来のこの種のエツヂ検出回路の一例を第１図
に示し説明すると、図において、１および２はＤ
型フリツプフロツプ（以下、DFF1およびDFF2と
呼称する）で、このDFF1１およびDFF2２がその
詳細な回路図である第２図に示す回路構成である
ことは既に一般によく知られている。
に示し説明すると、図において、１および２はＤ
型フリツプフロツプ（以下、DFF1およびDFF2と
呼称する）で、このDFF1１およびDFF2２がその
詳細な回路図である第２図に示す回路構成である
ことは既に一般によく知られている。
そして、この第１図に示す回路は、制御信号３
をDFF1１の“CK”入力およびDFF2２の“”
入力とし、この制御信号３を入力とするインバー
タ４の反転信号をDFF1１の“”入力および
DFF2２の“CK”入力とし、DFF1１の“Ｑ”出
力信号とDFF2２の“Ｑ”出力信号とを入力とす
るノアゲート５の出力信号６を新たな制御信号
（エツヂ検出信号）とするように構成されている。
なお、DFF1１およびDFF2２の“Ｒ”はこの回路
を初期化するためのリセツト信号７が供給される
リセツト入力端であり、また、DFF1１および
DFF2２の“Ｄ”は電源入力端で、この電源入力
端Ｄは図示しない電源（Ｈレベル）に接続されて
いる。
をDFF1１の“CK”入力およびDFF2２の“”
入力とし、この制御信号３を入力とするインバー
タ４の反転信号をDFF1１の“”入力および
DFF2２の“CK”入力とし、DFF1１の“Ｑ”出
力信号とDFF2２の“Ｑ”出力信号とを入力とす
るノアゲート５の出力信号６を新たな制御信号
（エツヂ検出信号）とするように構成されている。
なお、DFF1１およびDFF2２の“Ｒ”はこの回路
を初期化するためのリセツト信号７が供給される
リセツト入力端であり、また、DFF1１および
DFF2２の“Ｄ”は電源入力端で、この電源入力
端Ｄは図示しない電源（Ｈレベル）に接続されて
いる。
一方、第２図において第１図と同一符号のもの
は相当部分を示し、８，１１，１２，１４はトラ
ンスフアーゲートを示す。そして、９はトランス
フアーゲート８の出力信号を入力信号としこれを
反転するインバータ、１０はこのインバータ９の
出力信号とリセツト入力端“Ｒ”からのリセツト
信号とを入力信号とするノアゲート、１３はトラ
ンスフアーゲート１２の出力信号を入力信号とし
これを反転するインバータ、１５はこのインバー
タ１３の出力信号とリセツト入力端“Ｒ”からの
リセツト信号を入力信号とするノアゲートであ
る。
は相当部分を示し、８，１１，１２，１４はトラ
ンスフアーゲートを示す。そして、９はトランス
フアーゲート８の出力信号を入力信号としこれを
反転するインバータ、１０はこのインバータ９の
出力信号とリセツト入力端“Ｒ”からのリセツト
信号とを入力信号とするノアゲート、１３はトラ
ンスフアーゲート１２の出力信号を入力信号とし
これを反転するインバータ、１５はこのインバー
タ１３の出力信号とリセツト入力端“Ｒ”からの
リセツト信号を入力信号とするノアゲートであ
る。
つぎにこの第１図に示す回路の動作を各部の波
形を示す第３図を参照して説明する。この第３図
において、ａはリセツト信号７，ｂは制御信号３
のそれぞれの波形を示したものであり、ｃは
DFF1１の“Ｑ”出力信号、ｄはDFF2２の“Ｑ”
出力信号、ｅは新たな制御信号であるエツヂ検出
信号６のそれぞれの波形を示したものである。
形を示す第３図を参照して説明する。この第３図
において、ａはリセツト信号７，ｂは制御信号３
のそれぞれの波形を示したものであり、ｃは
DFF1１の“Ｑ”出力信号、ｄはDFF2２の“Ｑ”
出力信号、ｅは新たな制御信号であるエツヂ検出
信号６のそれぞれの波形を示したものである。
まず、この第１図に示す回路はリセツト信号７
によつて初期化される。
によつて初期化される。
すなわち、リセツト信号７を第３図ａに示すよ
うに“Ｈ”レベルにすることによつて、DFF1１
の“Ｑ”出力信号およびDFF2２の“Ｑ”出力信
号がそれぞれ第３図ｃ，ｄに示すように共に
“Ｌ”レベルとなる。したがつて、ノアゲート５
の出力信号であるエツヂ検出信号６は第３図ｅに
示すように“Ｈ”レベルとなる。この状態を第３
図に示す初期状態ITLとする。そして、以上の初
期化動作完了後にリセツト信号７を“Ｌ”レベル
とする。
うに“Ｈ”レベルにすることによつて、DFF1１
の“Ｑ”出力信号およびDFF2２の“Ｑ”出力信
号がそれぞれ第３図ｃ，ｄに示すように共に
“Ｌ”レベルとなる。したがつて、ノアゲート５
の出力信号であるエツヂ検出信号６は第３図ｅに
示すように“Ｈ”レベルとなる。この状態を第３
図に示す初期状態ITLとする。そして、以上の初
期化動作完了後にリセツト信号７を“Ｌ”レベル
とする。
この状態で、制御信号３が第３図ｂに示すよう
に“Ｌ”レベルから“Ｈ”レベルになると、
DFF1１の“Ｑ”出力信号が第３図ｃに示すよう
に“Ｌ”レベルから“Ｈ”レベルとなり、ノアゲ
ート５の出力信号であるエツヂ検出信号６は第３
図ｅに示すように、一義的に“Ｈ”レベルから
“Ｌ”レベルとなる。このとき、DFF2２の状態は
変化しない。
に“Ｌ”レベルから“Ｈ”レベルになると、
DFF1１の“Ｑ”出力信号が第３図ｃに示すよう
に“Ｌ”レベルから“Ｈ”レベルとなり、ノアゲ
ート５の出力信号であるエツヂ検出信号６は第３
図ｅに示すように、一義的に“Ｈ”レベルから
“Ｌ”レベルとなる。このとき、DFF2２の状態は
変化しない。
同様に、上記初期状態（第３図の初期状態ITL
参照）で、制御信号３が第３図ｂに示すように、
“Ｈ”レベルから“Ｌ”レベルになると、DFF2２
の“Ｑ”出力信号が第３図ｄに示すように“Ｌ”
レベルから“Ｈ”レベルとなり、ノアゲート５の
出力信号であるエツヂ検出信号６は第３図ｅに示
すように一義的に“Ｈ”レベルから“Ｌ”レベル
となる。このとき、DFF1１の状態は変化しない。
参照）で、制御信号３が第３図ｂに示すように、
“Ｈ”レベルから“Ｌ”レベルになると、DFF2２
の“Ｑ”出力信号が第３図ｄに示すように“Ｌ”
レベルから“Ｈ”レベルとなり、ノアゲート５の
出力信号であるエツヂ検出信号６は第３図ｅに示
すように一義的に“Ｈ”レベルから“Ｌ”レベル
となる。このとき、DFF1１の状態は変化しない。
このように、第１図に示す回路において、ノア
ゲート５の出力信号であるエツヂ検出信号６は、
制御信号３の立上がりおよび立下がりの両方の変
化を検出し、その変化に対応した新たな制御信号
を発生することができるが、集積回路内に回路を
組み込むためには、構成素子数や配線面積、つま
り、パターン面積をできるだけ小さくすることが
望まれる。
ゲート５の出力信号であるエツヂ検出信号６は、
制御信号３の立上がりおよび立下がりの両方の変
化を検出し、その変化に対応した新たな制御信号
を発生することができるが、集積回路内に回路を
組み込むためには、構成素子数や配線面積、つま
り、パターン面積をできるだけ小さくすることが
望まれる。
しかしながら、第１図に示す回路を、例えばＣ
―MOSで構成した場合には、46個ものトランジ
スタが必要になると共に、素子間の接続が複雑に
なり、例えば、制御信号３は10個のトランジスタ
に接続し、その反転信号は８個のトランジスタに
接続しなければならない。したがつて、占有パタ
ーン面積が大きくなつてしまうという欠点を有し
ている。
―MOSで構成した場合には、46個ものトランジ
スタが必要になると共に、素子間の接続が複雑に
なり、例えば、制御信号３は10個のトランジスタ
に接続し、その反転信号は８個のトランジスタに
接続しなければならない。したがつて、占有パタ
ーン面積が大きくなつてしまうという欠点を有し
ている。
本発明は以上の点に鑑み、このような問題を解
決すると共に、かかる欠点を除去すべくなされた
もので、その目的は必要とする素子数を減少し、
かつその素子間の接続関係を簡単にして集積回路
に組込む場合にそのパターン面積を小さくするこ
とができるエツヂ検出回路を提供することにあ
る。
決すると共に、かかる欠点を除去すべくなされた
もので、その目的は必要とする素子数を減少し、
かつその素子間の接続関係を簡単にして集積回路
に組込む場合にそのパターン面積を小さくするこ
とができるエツヂ検出回路を提供することにあ
る。
このような目的を達成するため、本発明は、制
御信号をセツト入力信号としリセツト信号の反転
信号をリセツト入力信号とするナンドゲートで構
成される第１のSR形フリツプフロツプと、上記
制御信号をセツト入力信号とし上記リセツト信号
をリセツト入力信号とするノアゲートで構成され
る第２のSR形フリツプフロツプと、上記第１の
SR形フリツプフロツプのセツト出力信号と上記
制御信号とを入力とするナンドゲートの出力信号
および上記第２のSR形フリツプフロツプのセツ
ト出力信号と上記制御信号とを入力するノアゲー
トの出力信号とを入力とする排他的論理和回路と
を備え、この排他的論理和回路の出力から上記制
御信号の立上がりおよび立下がりの両方の変化に
対応した新たな制御出力信号を得るようにしたも
のである。
御信号をセツト入力信号としリセツト信号の反転
信号をリセツト入力信号とするナンドゲートで構
成される第１のSR形フリツプフロツプと、上記
制御信号をセツト入力信号とし上記リセツト信号
をリセツト入力信号とするノアゲートで構成され
る第２のSR形フリツプフロツプと、上記第１の
SR形フリツプフロツプのセツト出力信号と上記
制御信号とを入力とするナンドゲートの出力信号
および上記第２のSR形フリツプフロツプのセツ
ト出力信号と上記制御信号とを入力するノアゲー
トの出力信号とを入力とする排他的論理和回路と
を備え、この排他的論理和回路の出力から上記制
御信号の立上がりおよび立下がりの両方の変化に
対応した新たな制御出力信号を得るようにしたも
のである。
以下、図面に基づき本発明の実施例を詳細に説
明する。
明する。
第４図は本発明によるエツヂ検出回路の一実施
例を示す回路図である。
例を示す回路図である。
この第４図において第１図と同一符号のものは
相当部分を示し、１６は制御信号３をセツト入力
信号“S1”とし、リセツト信号７を入力信号とす
るインバータ２２の反転信号をリセツト入力信号
“R1”とするナンドゲート１７とナンドゲート１
８とで構成される第１のSR形フリツプフロツプ
（以下、SRFF1と呼称する）、１９は制御信号３
をセツト入力信号“S2”としリセツト信号７をリ
セツト入力信号“R2”とするノアゲート２０と
ノアゲート２１とで構成される第２のSR形フリ
ツプフロツプである。
相当部分を示し、１６は制御信号３をセツト入力
信号“S1”とし、リセツト信号７を入力信号とす
るインバータ２２の反転信号をリセツト入力信号
“R1”とするナンドゲート１７とナンドゲート１
８とで構成される第１のSR形フリツプフロツプ
（以下、SRFF1と呼称する）、１９は制御信号３
をセツト入力信号“S2”としリセツト信号７をリ
セツト入力信号“R2”とするノアゲート２０と
ノアゲート２１とで構成される第２のSR形フリ
ツプフロツプである。
そして、２３はSRFF1１６のナンドゲート１
７の出力信号“Q1”であるセツト出力信号と制
御信号３とを入力とするナンドゲート、２４は
SRFF2１９のノアゲート２０の出力信号“Q2”
であるセツト出力信号と制御信号３とを入力とす
るノアゲート、２５はナンドゲート２３の出力信
号とノアゲート２４の出力信号とを入力信号とす
るイクスクルーシブオアゲート（排他的論理和回
路）で、この排他的論理和回路２５の出力より新
たな制御信号であるエツヂ検出信号６を得るよう
に構成されている。
７の出力信号“Q1”であるセツト出力信号と制
御信号３とを入力とするナンドゲート、２４は
SRFF2１９のノアゲート２０の出力信号“Q2”
であるセツト出力信号と制御信号３とを入力とす
るノアゲート、２５はナンドゲート２３の出力信
号とノアゲート２４の出力信号とを入力信号とす
るイクスクルーシブオアゲート（排他的論理和回
路）で、この排他的論理和回路２５の出力より新
たな制御信号であるエツヂ検出信号６を得るよう
に構成されている。
つぎにこの第４図に示す実施例の動作を各部の
波形を示す第５図を参照して説明する。この第５
図において、ａ，ｂはリセツト信号７および制御
信号３のそれぞれの波形を示したものであり、ｃ
はSRFF1１６の出力信号“Q1”、ｄはSRFF2１９
の出力信号“Q2”、ｅはナンドゲート２３の出力
信号、ｆはノアゲート２４の出力信号、ｇは新た
な制御信号（エツヂ検出信号）６のそれぞれの波
形を示したものである。
波形を示す第５図を参照して説明する。この第５
図において、ａ，ｂはリセツト信号７および制御
信号３のそれぞれの波形を示したものであり、ｃ
はSRFF1１６の出力信号“Q1”、ｄはSRFF2１９
の出力信号“Q2”、ｅはナンドゲート２３の出力
信号、ｆはノアゲート２４の出力信号、ｇは新た
な制御信号（エツヂ検出信号）６のそれぞれの波
形を示したものである。
まず、この第４図に示す回路はリセツト信号７
によつて初期化される。
によつて初期化される。
すなわち、リセツト信号７を第５図ａに示すよ
うに“Ｈ”レベルにすることによつて、SRFF1
１６のセツト入力信号“S1”は“Ｌ”レベルとな
り、その出力信号“Q1”は第５図ｃに示すよう
に“Ｌ”レベルとなる。したがつて、ナンドゲー
ト２３の出力信号は第５図ｅに示すように一義的
に“Ｈ”レベルである。また、SRFF2１９のリ
セツト入力信号“R2”は“Ｈ”レベルであるか
ら、その出力信号“Q2”は第５図ｄに示すよう
に“Ｈ”レベルであり、ノアゲート２４の出力信
号は第５図ｆに示すように一義的に“Ｌ”レベル
である。このため、排他的論理和回路２５の出力
信号はナンドゲート２３おおよびノアゲート２４
からの入力信号の不一致により第５図ｇに示すよ
うに“Ｈ”レベルとなる。この状態を第５図に示
す初期状態ITLとする。そして、以上の初期化動
作完了後、リセツト信号７は“Ｌ”レベルとす
る。
うに“Ｈ”レベルにすることによつて、SRFF1
１６のセツト入力信号“S1”は“Ｌ”レベルとな
り、その出力信号“Q1”は第５図ｃに示すよう
に“Ｌ”レベルとなる。したがつて、ナンドゲー
ト２３の出力信号は第５図ｅに示すように一義的
に“Ｈ”レベルである。また、SRFF2１９のリ
セツト入力信号“R2”は“Ｈ”レベルであるか
ら、その出力信号“Q2”は第５図ｄに示すよう
に“Ｈ”レベルであり、ノアゲート２４の出力信
号は第５図ｆに示すように一義的に“Ｌ”レベル
である。このため、排他的論理和回路２５の出力
信号はナンドゲート２３おおよびノアゲート２４
からの入力信号の不一致により第５図ｇに示すよ
うに“Ｈ”レベルとなる。この状態を第５図に示
す初期状態ITLとする。そして、以上の初期化動
作完了後、リセツト信号７は“Ｌ”レベルとす
る。
この状態で、制御信号３が第５図ｂに示すよう
に“Ｌ”レベルから“Ｈ”レベルに変化すると、
まず、制御信号３の“Ｌ”レベルによつて
SRFF1１６の出力信号“Q1”は第５図ｃに示す
ように“Ｈ”レベルとなつているが、ナンドゲー
ト２３の出力信号は制御信号３の“Ｌ”レベルに
よつて第５図ｅに示すように一義的に“Ｈ”レベ
ルのままであるから、排他的論理和回路２５の出
力信号６に影響を与えることはない。つぎに、制
御信号３が第５図ｂに示すように、“Ｌ”レベル
から“Ｈ”レベルに変化してもSRFF1１６の出
力信号“Q1”は第５図ｃに示すように“Ｈ”レ
ベルのままで変化しない。
に“Ｌ”レベルから“Ｈ”レベルに変化すると、
まず、制御信号３の“Ｌ”レベルによつて
SRFF1１６の出力信号“Q1”は第５図ｃに示す
ように“Ｈ”レベルとなつているが、ナンドゲー
ト２３の出力信号は制御信号３の“Ｌ”レベルに
よつて第５図ｅに示すように一義的に“Ｈ”レベ
ルのままであるから、排他的論理和回路２５の出
力信号６に影響を与えることはない。つぎに、制
御信号３が第５図ｂに示すように、“Ｌ”レベル
から“Ｈ”レベルに変化してもSRFF1１６の出
力信号“Q1”は第５図ｃに示すように“Ｈ”レ
ベルのままで変化しない。
したがつて、ナンドゲート２３の出力信号は第
５図ｅに示すように“Ｈ”レベルから“Ｌ”レベ
ルとなる。これと同時に、制御信号３の“Ｌ”レ
ベルから“Ｈ”レベルの変化によつて、SRFF2
１９の出力信号“Q2”は第５図ｄに示すように
“Ｈ”レベルから“Ｌ”レベルとなるが、ノアゲ
ート２４の出力信号は制御信号３の“Ｈ”レベル
によつて第５図ｆに示すように一義的に依然とし
て“Ｌ”レベルのままである。したがつて、排他
的論理和回路２５の出力信号６はナンドゲート２
３およびノアゲート２４からの入力信号の一致に
より第５図ｇに示すように“Ｈ”レベルから
“Ｌ”レベルとなる。
５図ｅに示すように“Ｈ”レベルから“Ｌ”レベ
ルとなる。これと同時に、制御信号３の“Ｌ”レ
ベルから“Ｈ”レベルの変化によつて、SRFF2
１９の出力信号“Q2”は第５図ｄに示すように
“Ｈ”レベルから“Ｌ”レベルとなるが、ノアゲ
ート２４の出力信号は制御信号３の“Ｈ”レベル
によつて第５図ｆに示すように一義的に依然とし
て“Ｌ”レベルのままである。したがつて、排他
的論理和回路２５の出力信号６はナンドゲート２
３およびノアゲート２４からの入力信号の一致に
より第５図ｇに示すように“Ｈ”レベルから
“Ｌ”レベルとなる。
同様に前述の初期状態で、制御信号３が第５図
ｂに示すように“Ｈ”レベルから“Ｌ”レベルに
変化すると、まず、制御信号３の“Ｈ”レベルに
よつて、SRFF2１９の出力信号“Q2”は“Ｌ”
レベル”となつているが、ノアゲート２４の出力
信号は制御信号３の“Ｈ”レベルによつて第５図
ｆに示すように一義的に“Ｌ”レベルのままであ
るから、排他的論理和回路２５の出力信号６に影
響を与えることはない。つぎに、制御信号３が第
５図ｂに示すように“Ｈ”レベルから“Ｌ”レベ
ルに変化してもSRFF2１９の出力信号“Q2”は
第５図ｄに示すように“Ｌ”レベルのまま変化し
ない。
ｂに示すように“Ｈ”レベルから“Ｌ”レベルに
変化すると、まず、制御信号３の“Ｈ”レベルに
よつて、SRFF2１９の出力信号“Q2”は“Ｌ”
レベル”となつているが、ノアゲート２４の出力
信号は制御信号３の“Ｈ”レベルによつて第５図
ｆに示すように一義的に“Ｌ”レベルのままであ
るから、排他的論理和回路２５の出力信号６に影
響を与えることはない。つぎに、制御信号３が第
５図ｂに示すように“Ｈ”レベルから“Ｌ”レベ
ルに変化してもSRFF2１９の出力信号“Q2”は
第５図ｄに示すように“Ｌ”レベルのまま変化し
ない。
したがつて、ノアゲート２４の出力信号は第５
図ｆに示すように“Ｌ”レベルから“Ｈ”レベル
となる。これと同時にナンドゲート２３の出力信
号は制御信号３の“Ｌ”レベルによつて第５図ｅ
に示すように一義的に“Ｈ”レベルとなるから、
排他的論理和回路２５の出力信号６はナンドゲー
ト２３およびノアゲート２４からの入力信号の一
致により第５図ｇに示すように“Ｈ”レベルから
“Ｌ”レベルとなる。
図ｆに示すように“Ｌ”レベルから“Ｈ”レベル
となる。これと同時にナンドゲート２３の出力信
号は制御信号３の“Ｌ”レベルによつて第５図ｅ
に示すように一義的に“Ｈ”レベルとなるから、
排他的論理和回路２５の出力信号６はナンドゲー
ト２３およびノアゲート２４からの入力信号の一
致により第５図ｇに示すように“Ｈ”レベルから
“Ｌ”レベルとなる。
このように、この第４図に示す実施例の回路に
おいて、排他的論理和回路２５の出力信号６は、
制御信号３の立上がりおよび立下がりの両方の変
化を検出し、その変化に対応した新たな制御信号
であるエツヂ検出信号を発生する。
おいて、排他的論理和回路２５の出力信号６は、
制御信号３の立上がりおよび立下がりの両方の変
化を検出し、その変化に対応した新たな制御信号
であるエツヂ検出信号を発生する。
そして、この第４図に示す実施例の回路をＣ―
MOSで構成した場合には、36個のトランジスタ
で構成することができると共に、素子間の接続関
係が簡単なことから占有パターン面積を小さくす
ることができる。
MOSで構成した場合には、36個のトランジスタ
で構成することができると共に、素子間の接続関
係が簡単なことから占有パターン面積を小さくす
ることができる。
以上の説明から明らかなように、本発明は、複
雑な手段を用いることなく、ナンドゲートで構成
される第１のSR形フリツプフロツプと、ノアゲ
ートで構成される第２のSR形フリツプフロツプ
およびこの第１のSR形フリツプフロツプのセツ
ト出力信号と制御信号を入力とするナンドゲート
の出力信号および第２のSR形フリツプフロツプ
のセツト出力信号と制御信号を入力とするノアゲ
ートの出力信号を入力とする排他的論理和回路を
備えた簡単な構成によつて、少ない素子数でかつ
その接続関係を簡単に構成できることから、集積
回路に組み込む場合にそのパターン面積を小さく
することができるという利点がある。
雑な手段を用いることなく、ナンドゲートで構成
される第１のSR形フリツプフロツプと、ノアゲ
ートで構成される第２のSR形フリツプフロツプ
およびこの第１のSR形フリツプフロツプのセツ
ト出力信号と制御信号を入力とするナンドゲート
の出力信号および第２のSR形フリツプフロツプ
のセツト出力信号と制御信号を入力とするノアゲ
ートの出力信号を入力とする排他的論理和回路を
備えた簡単な構成によつて、少ない素子数でかつ
その接続関係を簡単に構成できることから、集積
回路に組み込む場合にそのパターン面積を小さく
することができるという利点がある。
このように、本発明によれば、従来のこの種の
エツヂ検出回路に比して多大の効果があり、集積
回路に組み込む場合にそのパターン面積を小さく
することができるエツヂ検出回路としては独自の
ものである。
エツヂ検出回路に比して多大の効果があり、集積
回路に組み込む場合にそのパターン面積を小さく
することができるエツヂ検出回路としては独自の
ものである。
第１図は従来のエツヂ検出回路の一例を示す回
路図、第２図は第１図のＤ形フリツプフロツプの
構成を示す詳細な回路図、第３図は第１図の動作
説明に供する各部の波形を示す波形図、第４図は
本発明によるエツヂ検出回路の一実施例を示す回
路図、第５図は第４図の動作説明に供する各部の
波形を示す波形図である。 ３……制御信号、６……新たな制御信号（エツ
ヂ検出信号）、７……リセツト信号、１６……第
１のSR形フリツプフロツプ、１７，１８，２３
……ナンドゲート、１９……第２のSR形フリツ
プフロツプ、２０，２１，２４……ノアゲート、
２５……イクスクルーシブオアゲート（排他的論
理和回路）。
路図、第２図は第１図のＤ形フリツプフロツプの
構成を示す詳細な回路図、第３図は第１図の動作
説明に供する各部の波形を示す波形図、第４図は
本発明によるエツヂ検出回路の一実施例を示す回
路図、第５図は第４図の動作説明に供する各部の
波形を示す波形図である。 ３……制御信号、６……新たな制御信号（エツ
ヂ検出信号）、７……リセツト信号、１６……第
１のSR形フリツプフロツプ、１７，１８，２３
……ナンドゲート、１９……第２のSR形フリツ
プフロツプ、２０，２１，２４……ノアゲート、
２５……イクスクルーシブオアゲート（排他的論
理和回路）。
Claims (1)
- １ 制御信号とリセツト信号とを入力とし、この
制御信号の立上がりおよび立下がりの両方の変化
を検出し、その変化に対応した新たな制御信号を
発生するエツヂ検出回路において、前記制御信号
をセツト入力信号とし前記リセツト信号の反転信
号をリセツト入力信号とするナンドゲートで構成
される第１のSR形フリツプフロツプと、前記制
御信号をセツト入力信号とし前記リセツト信号を
リセツト入力信号とするノアゲートで構成される
第２のSR形フリツプフロツプと、前記第１のSR
形フリツプフロツプのセツト出力信号と前記制御
信号とを入力とするナンドゲートの出力信号およ
び前記第２のSR形フリツプフロツプのセツト出
力信号と前記制御信号とを入力とするノアゲート
の出力信号とを入力とする排他的論理和回路とを
備え、この排他的論理和回路の出力から前記新た
な制御信号を得るようにしたことを特徴とするエ
ツヂ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231131A JPS59123311A (ja) | 1982-12-29 | 1982-12-29 | エツヂ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231131A JPS59123311A (ja) | 1982-12-29 | 1982-12-29 | エツヂ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123311A JPS59123311A (ja) | 1984-07-17 |
| JPS649770B2 true JPS649770B2 (ja) | 1989-02-20 |
Family
ID=16918767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231131A Granted JPS59123311A (ja) | 1982-12-29 | 1982-12-29 | エツヂ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123311A (ja) |
-
1982
- 1982-12-29 JP JP57231131A patent/JPS59123311A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123311A (ja) | 1984-07-17 |
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