JPH03256298A - ラッチ回路 - Google Patents
ラッチ回路Info
- Publication number
- JPH03256298A JPH03256298A JP2056863A JP5686390A JPH03256298A JP H03256298 A JPH03256298 A JP H03256298A JP 2056863 A JP2056863 A JP 2056863A JP 5686390 A JP5686390 A JP 5686390A JP H03256298 A JPH03256298 A JP H03256298A
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- JP
- Japan
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- data
- output
- inverter
- latch circuit
- transmission gate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 46
- 101150103383 phiA gene Proteins 0.000 abstract 1
- 230000002123 temporal effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はラッチ回路に関し、特に非重複２相クロック
に応答して動作するラッチ回路に関する。
に応答して動作するラッチ回路に関する。
第３図は非重複２相クロックで動作する従来のラッチ回
路を示すブロック図である。入力端子１は伝送ゲート２
を介しインバータ４の入力に接続されている。インバー
タ４の出力はインバータ５及び伝送ゲート３を介しイン
バータ４の人力に帰還されるとともに、伝送ゲート６を
介しインバータ８の人力に接続されている。インバータ
８の出力は出力端子１４に接続されるとともに、インバ
ータ９及び伝送ゲート７を介しインバータ８の人力に帰
還されている。なお、伝送ゲート２，３は制御信号φＡ
、φＡにより、伝送ゲート６．７は制御信号φＢ１ φ
Ｂにより制御される。
路を示すブロック図である。入力端子１は伝送ゲート２
を介しインバータ４の入力に接続されている。インバー
タ４の出力はインバータ５及び伝送ゲート３を介しイン
バータ４の人力に帰還されるとともに、伝送ゲート６を
介しインバータ８の人力に接続されている。インバータ
８の出力は出力端子１４に接続されるとともに、インバ
ータ９及び伝送ゲート７を介しインバータ８の人力に帰
還されている。なお、伝送ゲート２，３は制御信号φＡ
、φＡにより、伝送ゲート６．７は制御信号φＢ１ φ
Ｂにより制御される。
次に動作について第４図のタイミングチャートを用いな
がら説明する。制御信号φＡが“Ｌ”から“Ｈ”へ立ち
上がると、伝送ゲート２．３は各々オン、オフする。従
って、入力端子１への人力データＤ１はインバータ４に
より反転させられデータＤ１としてＭ点に与えられる。
がら説明する。制御信号φＡが“Ｌ”から“Ｈ”へ立ち
上がると、伝送ゲート２．３は各々オン、オフする。従
って、入力端子１への人力データＤ１はインバータ４に
より反転させられデータＤ１としてＭ点に与えられる。
制御信号φＡが“Ｌ”から“Ｈ”へ立ち上がるとき制御
信号φＢは第４図に示すように“Ｌ”のままであり、伝
送ゲート６．７は各々オフ、オンする。伝送ゲート６が
オフなので、Ｍ点のデータはインバータ８に与えられず
、伝送ゲート７がオンなので、出力端子１４には伝送ゲ
ート６がオフする前のＭ点のデータＤ Ｏかインバータ
８により反転されデータＤ Ｏとして出力されている。
信号φＢは第４図に示すように“Ｌ”のままであり、伝
送ゲート６．７は各々オフ、オンする。伝送ゲート６が
オフなので、Ｍ点のデータはインバータ８に与えられず
、伝送ゲート７がオンなので、出力端子１４には伝送ゲ
ート６がオフする前のＭ点のデータＤ Ｏかインバータ
８により反転されデータＤ Ｏとして出力されている。
次に制御信号φＡが“Ｈ”から“Ｌ”へ立ち下がると、
伝送ゲ−１−２，３は各々オフ１オンし、入力端子１が
非接続状態となる一方、インバータ４．５及び伝送ゲー
ト３によりループが形成される。Ｍ点のデータＤ１はイ
ンバータ５により反転された後インバータ４により再び
反転されＭ点に与えられる。つまりＭ点には制御信号φ
Ａが“Ｈ”の時にＭ点に読み込まれたデータＤ１が保持
される。ｔよお、この１１−も制御（ｒｉ ’３φＢは
“Ｌ”のままであるので、出力端子１４にはデータＤＯ
が出力されている。
伝送ゲ−１−２，３は各々オフ１オンし、入力端子１が
非接続状態となる一方、インバータ４．５及び伝送ゲー
ト３によりループが形成される。Ｍ点のデータＤ１はイ
ンバータ５により反転された後インバータ４により再び
反転されＭ点に与えられる。つまりＭ点には制御信号φ
Ａが“Ｈ”の時にＭ点に読み込まれたデータＤ１が保持
される。ｔよお、この１１−も制御（ｒｉ ’３φＢは
“Ｌ”のままであるので、出力端子１４にはデータＤＯ
が出力されている。
次に、制御信号φＡ、φＢが共に“Ｌ”の期間を経て制
御信号φＢのみが“Ｈ”に立ち上がると、伝送ゲート６
．７が各々オン、オフし、Ｍ点のデータＤ１がインバー
タ８により反転され出力端子１４にデータＤ］として出
力される。このとき、制御信号φＡは第４図に示すよう
に“Ｌ”であり、伝送ゲート２，３は各々オフ、オンし
ているので、Ｍ点にはデータＤ１が保持されている。
御信号φＢのみが“Ｈ”に立ち上がると、伝送ゲート６
．７が各々オン、オフし、Ｍ点のデータＤ１がインバー
タ８により反転され出力端子１４にデータＤ］として出
力される。このとき、制御信号φＡは第４図に示すよう
に“Ｌ”であり、伝送ゲート２，３は各々オフ、オンし
ているので、Ｍ点にはデータＤ１が保持されている。
次に、制御信号φＢが“Ｈ”から“Ｌ”に立ち下がると
、伝送ゲート６．７は各々オフ、オンし、インバータ４
の出力とインバータ８の人力が非接続状態となる一方、
インバータ８．９及び伝送ゲート７によりループが形成
される。つまり、制御信号φＢが“Ｈ”の時に出力端子
１４に出力されているデータＤ］が保持される。以下同
様の動作により、出力端子１４にデータＤ２．Ｄ３．Ｄ
４Ｄ５が出力される。
、伝送ゲート６．７は各々オフ、オンし、インバータ４
の出力とインバータ８の人力が非接続状態となる一方、
インバータ８．９及び伝送ゲート７によりループが形成
される。つまり、制御信号φＢが“Ｈ”の時に出力端子
１４に出力されているデータＤ］が保持される。以下同
様の動作により、出力端子１４にデータＤ２．Ｄ３．Ｄ
４Ｄ５が出力される。
非重複２相クロックを用いた従来のラッチ回路は以上の
ように構成されており、制御信号φＡの立ち下かりにお
いて出力端子１４への出力データの基礎となるデータが
確定する。従って、制御信号φＡの立ち下がりが第４図
に示すように人カデタの変化時点に近い場合（確定デー
タのホールド時間Ｔ１が短い場合）、人力データが不安
定な状態の場合があり、この不安定な人力データつまり
誤差を含んだ人力データが出力データの基礎となるデー
タとして確定する。従って、同じタイミングで動作する
上記と同じ構成のラッチ回路を多段に接続すると、誤差
が重畳されるという問題点があった。
ように構成されており、制御信号φＡの立ち下かりにお
いて出力端子１４への出力データの基礎となるデータが
確定する。従って、制御信号φＡの立ち下がりが第４図
に示すように人カデタの変化時点に近い場合（確定デー
タのホールド時間Ｔ１が短い場合）、人力データが不安
定な状態の場合があり、この不安定な人力データつまり
誤差を含んだ人力データが出力データの基礎となるデー
タとして確定する。従って、同じタイミングで動作する
上記と同じ構成のラッチ回路を多段に接続すると、誤差
が重畳されるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、誤差が重畳されないラッチ回路を得ることを
目的とする。
たもので、誤差が重畳されないラッチ回路を得ることを
目的とする。
この発明に係るラッチ回路は、非重複２相クロックに含
まれる第１相クロックが′ｊえられ、前記第１相クロッ
クの後縁に応答して、読み込まれたデータが確定する第
１のラッチと、前記第１のラッチに接続され、前記非重
複２相クロックに含まれる第２相クロックが与えられ、
前記第２相クロックの後縁に応答して前記第１のラッチ
から与えられた確定したデータを出力する第２のう・ソ
チを備えている。
まれる第１相クロックが′ｊえられ、前記第１相クロッ
クの後縁に応答して、読み込まれたデータが確定する第
１のラッチと、前記第１のラッチに接続され、前記非重
複２相クロックに含まれる第２相クロックが与えられ、
前記第２相クロックの後縁に応答して前記第１のラッチ
から与えられた確定したデータを出力する第２のう・ソ
チを備えている。
この発明においては、第１のラッチに接続され、非重複
２相クロックに含まれる第２相クロックが与えられ、第
２相クロックの後縁に応答して第１のラッチから与えら
れた確定したデータを出力する第２のラッチを設けたの
で、第１相クロックの後縁に応答して確定したデータの
ホールド期間が従来よりも長くなり、次段に同じタイミ
ングで動作するラッチ回路を接続しても次段への人力デ
ータ（前段の出力データ）のデータ変化点と人カデタ確
定点との間の時間的余裕が大きくなる。従って、次段回
路においては安定した人力データをラッチし、このラッ
チしたデータに県づいて出力データが得られる。
２相クロックに含まれる第２相クロックが与えられ、第
２相クロックの後縁に応答して第１のラッチから与えら
れた確定したデータを出力する第２のラッチを設けたの
で、第１相クロックの後縁に応答して確定したデータの
ホールド期間が従来よりも長くなり、次段に同じタイミ
ングで動作するラッチ回路を接続しても次段への人力デ
ータ（前段の出力データ）のデータ変化点と人カデタ確
定点との間の時間的余裕が大きくなる。従って、次段回
路においては安定した人力データをラッチし、このラッ
チしたデータに県づいて出力データが得られる。
第１図はこの発明に係るラッチ回路の一実施例を示す回
路図である。図において、第３図に示した従来回路との
相違点は新たに伝送ゲート１０１１及びインバータ１２
．１３を設けたことである。インバータ８の出力は伝送
ゲート１０を介してインバータ１２の人力に、インバー
タ１２の出力はインバータ］３の人力に、インバータ１
３の出力は出力端子１４に各々接続される。また、イン
バータ１３の出力は伝送ゲート１１を介してインバータ
１２の人力に帰還している。伝送ゲート１０．１．１は
制御信号φＢ、φＢにより制御される。その他の構成は
従来と同様である。
路図である。図において、第３図に示した従来回路との
相違点は新たに伝送ゲート１０１１及びインバータ１２
．１３を設けたことである。インバータ８の出力は伝送
ゲート１０を介してインバータ１２の人力に、インバー
タ１２の出力はインバータ］３の人力に、インバータ１
３の出力は出力端子１４に各々接続される。また、イン
バータ１３の出力は伝送ゲート１１を介してインバータ
１２の人力に帰還している。伝送ゲート１０．１．１は
制御信号φＢ、φＢにより制御される。その他の構成は
従来と同様である。
次に動作について第２図のタイミングチャートを用いな
がら説明する。制御信号φＡが“Ｌ”から“Ｈ”へ立ち
上がると、伝送ゲート２，３は各々オン、オフし、点Ｍ
１には従来と同様データＤ１が！ｊえられる。このとき
、制御信号φＢは従来同極“Ｌ”のままであり、伝送ゲ
ート６１１はオフ、伝送ゲート７．１．０はオンする。
がら説明する。制御信号φＡが“Ｌ”から“Ｈ”へ立ち
上がると、伝送ゲート２，３は各々オン、オフし、点Ｍ
１には従来と同様データＤ１が！ｊえられる。このとき
、制御信号φＢは従来同極“Ｌ”のままであり、伝送ゲ
ート６１１はオフ、伝送ゲート７．１．０はオンする。
伝送ゲト６，７が各々オフ、オンするので、インバータ
４の出力とインバータ８の人力の間が非接続状態となる
とともに、インバータ８．９及び伝送ゲート７でループ
が形成されるので、点Ｍ２には制御信号φＡが“Ｌ”の
時の点Ｍ１のデータＤ Ｏの反転データがＤｏが保持さ
れる。また、伝送ゲート１．０．１１か各々オン、オフ
するのて点Ｍ２のデータＤｏはインバータ１２．１３を
介し出力端子１４へ出力される。
４の出力とインバータ８の人力の間が非接続状態となる
とともに、インバータ８．９及び伝送ゲート７でループ
が形成されるので、点Ｍ２には制御信号φＡが“Ｌ”の
時の点Ｍ１のデータＤ Ｏの反転データがＤｏが保持さ
れる。また、伝送ゲート１．０．１１か各々オン、オフ
するのて点Ｍ２のデータＤｏはインバータ１２．１３を
介し出力端子１４へ出力される。
次に、制御信号Ａが“Ｈ”から“Ｌ゛へ立ち下がると、
従来同様伝送ゲート２．３は各々オフ。
従来同様伝送ゲート２．３は各々オフ。
オンし、入力端子１が非接続状態となる一方、インバー
タ４，５及び伝送ゲート３によりループが形成されるの
で、Ｍ１点には従来同様データＤ１が保持される。この
とき制御信号φＢは“Ｌ″のままであるので点Ｍ２のデ
ータおよび出力端子１４のデータは従前のままである。
タ４，５及び伝送ゲート３によりループが形成されるの
で、Ｍ１点には従来同様データＤ１が保持される。この
とき制御信号φＢは“Ｌ″のままであるので点Ｍ２のデ
ータおよび出力端子１４のデータは従前のままである。
次に、制御信号φＡ、φＢが共に“Ｌ”の期間を経て制
御信号φＢのみが“Ｈ”に立ち上がると、伝送ゲート６
．１１がオン、伝送ゲー１−７．１０がオフする。伝送
ゲート６がオンするので、Ｍ１点のデータＤＩはインバ
ータ８により反転させられＭ２点のデータはＤｌとなる
。一方、伝送ゲー）１０がオフ、伝送ゲート１１がオン
しインバータ１２，１．３及び伝送ゲート１１によりル
ープか形成されるので、出力端子１４には伝送ゲート１
０がオンの時（制御信号φＢが“Ｌ”の時）の点Ｍ２の
データＤＯが保持されている。
御信号φＢのみが“Ｈ”に立ち上がると、伝送ゲート６
．１１がオン、伝送ゲー１−７．１０がオフする。伝送
ゲート６がオンするので、Ｍ１点のデータＤＩはインバ
ータ８により反転させられＭ２点のデータはＤｌとなる
。一方、伝送ゲー）１０がオフ、伝送ゲート１１がオン
しインバータ１２，１．３及び伝送ゲート１１によりル
ープか形成されるので、出力端子１４には伝送ゲート１
０がオンの時（制御信号φＢが“Ｌ”の時）の点Ｍ２の
データＤＯが保持されている。
次に、制御信号φＢか“Ｈ”から“Ｌ”に立ち下がると
、伝送ゲート７．１０がオン、伝送ゲ）６，１１がオフ
する。伝送ゲート６がオフするのて、Ｍ１点のデータは
インバータ８に！ｊえられなくなる。１云送ゲート７か
オンしているのでインバータ８．９及び伝送ゲート７に
よりループが形成され、インバータ８の出力がインバー
タ９により反転され、インバータ８に人力されるので、
Ｍ２点には制御信号φＢが“Ｈ”のときにＭ２点に読み
出されていたデータＤ１が保持される。また、伝送ゲー
ト］〔〕がオンしているので、Ｍ２点のデータＤ］はイ
ンバータ１．２，１．３により２度反転され、出力端子
１４に出力される。つまり、出力端子１４のデータは制
御信号φＢが“Ｈ”から“Ｌ”へ立ちＦがった時点でデ
ータＤ ＯからブタＤ１に変化する。以下同様の動作に
よりデータＤ２．Ｄ３．Ｄ４が出力端子１４に出力され
る。
、伝送ゲート７．１０がオン、伝送ゲ）６，１１がオフ
する。伝送ゲート６がオフするのて、Ｍ１点のデータは
インバータ８に！ｊえられなくなる。１云送ゲート７か
オンしているのでインバータ８．９及び伝送ゲート７に
よりループが形成され、インバータ８の出力がインバー
タ９により反転され、インバータ８に人力されるので、
Ｍ２点には制御信号φＢが“Ｈ”のときにＭ２点に読み
出されていたデータＤ１が保持される。また、伝送ゲー
ト］〔〕がオンしているので、Ｍ２点のデータＤ］はイ
ンバータ１．２，１．３により２度反転され、出力端子
１４に出力される。つまり、出力端子１４のデータは制
御信号φＢが“Ｈ”から“Ｌ”へ立ちＦがった時点でデ
ータＤ ＯからブタＤ１に変化する。以下同様の動作に
よりデータＤ２．Ｄ３．Ｄ４が出力端子１４に出力され
る。
上記のように出力端子１４に出力されるデータは制御信
号φＢの立ちドがりに応答して変化する。
号φＢの立ちドがりに応答して変化する。
従って、出力端子１４に出力されるべきデータの基礎と
なるデータが確定（制御信号φＡの立ち上がりで確定）
して、出力されるまでの時間、つまり、確定データのホ
ールド時間Ｔ２が従来より長くなり、次段に同じタイミ
ングで動作するラッチ回路を接続しても、次段での人力
データのデータ変化時点と出力データ確定時点との間の
時間的余裕が大きくなる。従って、次段回路においては
安定した入力データをラッチし、このラッチしたデータ
に基づいて出力データが得られる。その結果、同じタイ
ミングで動作する上記と同一構成のラッチ回路を多段に
接続しても誤差が重畳されることはない。
なるデータが確定（制御信号φＡの立ち上がりで確定）
して、出力されるまでの時間、つまり、確定データのホ
ールド時間Ｔ２が従来より長くなり、次段に同じタイミ
ングで動作するラッチ回路を接続しても、次段での人力
データのデータ変化時点と出力データ確定時点との間の
時間的余裕が大きくなる。従って、次段回路においては
安定した入力データをラッチし、このラッチしたデータ
に基づいて出力データが得られる。その結果、同じタイ
ミングで動作する上記と同一構成のラッチ回路を多段に
接続しても誤差が重畳されることはない。
なお、上記実施例の伝送ゲート３，４．６，７１．０．
１１の極性および制御信号φＡ、φＢの極性を逆にして
も同様の効果を奏する。
１１の極性および制御信号φＡ、φＢの極性を逆にして
も同様の効果を奏する。
以上のようにこの発明によれば、第１のラッチに接続さ
れ、非重複２相クロックに含まれる第２相クロックか一
２Ｉえられ、第２相クロックの後縁に ０ 応答して第１のラッチから与えられた確定したデータを
出力する第２のラッチを設けたので、第１相クロックの
後縁に応答して確定したデータのホールド期間が従来よ
りも長くなり、次段に同じタイミングで動作するラッチ
回路を接続しても次段回路への人力データ（前段の出力
データ）のデータ変化点と人力データ確定点との余裕が
大きくなり、次段回路においては安定した人力データを
ラッチし、このラッチしたデータに基づいて出力データ
が得られる。その結果、同じタイミングで動作するラッ
チ回路を多段に接続しても誤差が重畳されることはない
という効果がある。
れ、非重複２相クロックに含まれる第２相クロックか一
２Ｉえられ、第２相クロックの後縁に ０ 応答して第１のラッチから与えられた確定したデータを
出力する第２のラッチを設けたので、第１相クロックの
後縁に応答して確定したデータのホールド期間が従来よ
りも長くなり、次段に同じタイミングで動作するラッチ
回路を接続しても次段回路への人力データ（前段の出力
データ）のデータ変化点と人力データ確定点との余裕が
大きくなり、次段回路においては安定した人力データを
ラッチし、このラッチしたデータに基づいて出力データ
が得られる。その結果、同じタイミングで動作するラッ
チ回路を多段に接続しても誤差が重畳されることはない
という効果がある。
第１図はこの発明に係るラッチ回路の一実施例を示す回
路図、第２図は第１図に示した回路の動作を説明するた
めのタイミングチャート、第３図は従来のラッチ回路を
示すブロック図、第４図は第３図に示した回路の動作を
説明するためのタイミングチャートである。 図において、１は入力端子、２，３，６，７゜１０及び
１１は伝送ゲート、４，５，８，９１２及び１３はイン
バータ、１４は出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
路図、第２図は第１図に示した回路の動作を説明するた
めのタイミングチャート、第３図は従来のラッチ回路を
示すブロック図、第４図は第３図に示した回路の動作を
説明するためのタイミングチャートである。 図において、１は入力端子、２，３，６，７゜１０及び
１１は伝送ゲート、４，５，８，９１２及び１３はイン
バータ、１４は出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）非重複２相クロックに含まれる第１相クロックが
与えられ、前記第１相クロックの後縁に応答して、読み
込まれたデータが確定する第１のラッチと、 前記第１のラッチに接続され、前記非重複２相クロック
に含まれる第２相クロックが与えられ、前記第２相クロ
ックの後縁に応答して前記第１のラッチから与えられた
確定したデータを出力する第２のラッチを備えたラッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056863A JPH03256298A (ja) | 1990-03-07 | 1990-03-07 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056863A JPH03256298A (ja) | 1990-03-07 | 1990-03-07 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256298A true JPH03256298A (ja) | 1991-11-14 |
Family
ID=13039259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2056863A Pending JPH03256298A (ja) | 1990-03-07 | 1990-03-07 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03256298A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646892A (en) * | 1994-09-13 | 1997-07-08 | Mitsubishi Electric Engineering Co., Ltd. | Data reading circuit |
| JP2010044803A (ja) * | 2008-08-08 | 2010-02-25 | Toshiba Corp | シフトレジスタ |
-
1990
- 1990-03-07 JP JP2056863A patent/JPH03256298A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646892A (en) * | 1994-09-13 | 1997-07-08 | Mitsubishi Electric Engineering Co., Ltd. | Data reading circuit |
| US5761134A (en) * | 1994-09-13 | 1998-06-02 | Mitsubishi Denki Kabushiki Kaisha | Data reading circuit |
| JP2010044803A (ja) * | 2008-08-08 | 2010-02-25 | Toshiba Corp | シフトレジスタ |
| US8000432B2 (en) | 2008-08-08 | 2011-08-16 | Kabushiki Kaisha Toshiba | Shift register |
| US8116425B2 (en) | 2008-08-08 | 2012-02-14 | Kabushiki Kaisha Toshiba | Shift register |
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