JPH03256298A - ラッチ回路 - Google Patents

ラッチ回路

Info

Publication number
JPH03256298A
JPH03256298A JP2056863A JP5686390A JPH03256298A JP H03256298 A JPH03256298 A JP H03256298A JP 2056863 A JP2056863 A JP 2056863A JP 5686390 A JP5686390 A JP 5686390A JP H03256298 A JPH03256298 A JP H03256298A
Authority
JP
Japan
Prior art keywords
data
output
inverter
latch circuit
transmission gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2056863A
Other languages
English (en)
Inventor
Tomohiro Ushio
知弘 牛尾
Masatoshi Kimura
雅俊 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2056863A priority Critical patent/JPH03256298A/ja
Publication of JPH03256298A publication Critical patent/JPH03256298A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Shift Register Type Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はラッチ回路に関し、特に非重複2相クロック
に応答して動作するラッチ回路に関する。
〔従来の技術〕
第3図は非重複2相クロックで動作する従来のラッチ回
路を示すブロック図である。入力端子1は伝送ゲート2
を介しインバータ4の入力に接続されている。インバー
タ4の出力はインバータ5及び伝送ゲート3を介しイン
バータ4の人力に帰還されるとともに、伝送ゲート6を
介しインバータ8の人力に接続されている。インバータ
8の出力は出力端子14に接続されるとともに、インバ
ータ9及び伝送ゲート7を介しインバータ8の人力に帰
還されている。なお、伝送ゲート2,3は制御信号φA
、φAにより、伝送ゲート6.7は制御信号φB1 φ
Bにより制御される。
次に動作について第4図のタイミングチャートを用いな
がら説明する。制御信号φAが“L”から“H”へ立ち
上がると、伝送ゲート2.3は各々オン、オフする。従
って、入力端子1への人力データD1はインバータ4に
より反転させられデータD1としてM点に与えられる。
制御信号φAが“L”から“H”へ立ち上がるとき制御
信号φBは第4図に示すように“L”のままであり、伝
送ゲート6.7は各々オフ、オンする。伝送ゲート6が
オフなので、M点のデータはインバータ8に与えられず
、伝送ゲート7がオンなので、出力端子14には伝送ゲ
ート6がオフする前のM点のデータD Oかインバータ
8により反転されデータD Oとして出力されている。
次に制御信号φAが“H”から“L”へ立ち下がると、
伝送ゲ−1−2,3は各々オフ1オンし、入力端子1が
非接続状態となる一方、インバータ4.5及び伝送ゲー
ト3によりループが形成される。M点のデータD1はイ
ンバータ5により反転された後インバータ4により再び
反転されM点に与えられる。つまりM点には制御信号φ
Aが“H”の時にM点に読み込まれたデータD1が保持
される。tよお、この11−も制御(ri ’3φBは
“L”のままであるので、出力端子14にはデータDO
が出力されている。
次に、制御信号φA、φBが共に“L”の期間を経て制
御信号φBのみが“H”に立ち上がると、伝送ゲート6
.7が各々オン、オフし、M点のデータD1がインバー
タ8により反転され出力端子14にデータD]として出
力される。このとき、制御信号φAは第4図に示すよう
に“L”であり、伝送ゲート2,3は各々オフ、オンし
ているので、M点にはデータD1が保持されている。
次に、制御信号φBが“H”から“L”に立ち下がると
、伝送ゲート6.7は各々オフ、オンし、インバータ4
の出力とインバータ8の人力が非接続状態となる一方、
インバータ8.9及び伝送ゲート7によりループが形成
される。つまり、制御信号φBが“H”の時に出力端子
14に出力されているデータD]が保持される。以下同
様の動作により、出力端子14にデータD2.D3.D
4D5が出力される。
〔発明が角I(決しようとする課通〕
非重複2相クロックを用いた従来のラッチ回路は以上の
ように構成されており、制御信号φAの立ち下かりにお
いて出力端子14への出力データの基礎となるデータが
確定する。従って、制御信号φAの立ち下がりが第4図
に示すように人カデタの変化時点に近い場合(確定デー
タのホールド時間T1が短い場合)、人力データが不安
定な状態の場合があり、この不安定な人力データつまり
誤差を含んだ人力データが出力データの基礎となるデー
タとして確定する。従って、同じタイミングで動作する
上記と同じ構成のラッチ回路を多段に接続すると、誤差
が重畳されるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、誤差が重畳されないラッチ回路を得ることを
目的とする。
〔課題を解決するための手段〕
この発明に係るラッチ回路は、非重複2相クロックに含
まれる第1相クロックが′jえられ、前記第1相クロッ
クの後縁に応答して、読み込まれたデータが確定する第
1のラッチと、前記第1のラッチに接続され、前記非重
複2相クロックに含まれる第2相クロックが与えられ、
前記第2相クロックの後縁に応答して前記第1のラッチ
から与えられた確定したデータを出力する第2のう・ソ
チを備えている。
〔作用〕
この発明においては、第1のラッチに接続され、非重複
2相クロックに含まれる第2相クロックが与えられ、第
2相クロックの後縁に応答して第1のラッチから与えら
れた確定したデータを出力する第2のラッチを設けたの
で、第1相クロックの後縁に応答して確定したデータの
ホールド期間が従来よりも長くなり、次段に同じタイミ
ングで動作するラッチ回路を接続しても次段への人力デ
ータ(前段の出力データ)のデータ変化点と人カデタ確
定点との間の時間的余裕が大きくなる。従って、次段回
路においては安定した人力データをラッチし、このラッ
チしたデータに県づいて出力データが得られる。
〔実施例〕
第1図はこの発明に係るラッチ回路の一実施例を示す回
路図である。図において、第3図に示した従来回路との
相違点は新たに伝送ゲート1011及びインバータ12
.13を設けたことである。インバータ8の出力は伝送
ゲート10を介してインバータ12の人力に、インバー
タ12の出力はインバータ]3の人力に、インバータ1
3の出力は出力端子14に各々接続される。また、イン
バータ13の出力は伝送ゲート11を介してインバータ
12の人力に帰還している。伝送ゲート10.1.1は
制御信号φB、φBにより制御される。その他の構成は
従来と同様である。
次に動作について第2図のタイミングチャートを用いな
がら説明する。制御信号φAが“L”から“H”へ立ち
上がると、伝送ゲート2,3は各々オン、オフし、点M
1には従来と同様データD1が!jえられる。このとき
、制御信号φBは従来同極“L”のままであり、伝送ゲ
ート611はオフ、伝送ゲート7.1.0はオンする。
伝送ゲト6,7が各々オフ、オンするので、インバータ
4の出力とインバータ8の人力の間が非接続状態となる
とともに、インバータ8.9及び伝送ゲート7でループ
が形成されるので、点M2には制御信号φAが“L”の
時の点M1のデータD Oの反転データがDoが保持さ
れる。また、伝送ゲート1.0.11か各々オン、オフ
するのて点M2のデータDoはインバータ12.13を
介し出力端子14へ出力される。
次に、制御信号Aが“H”から“L゛へ立ち下がると、
従来同様伝送ゲート2.3は各々オフ。
オンし、入力端子1が非接続状態となる一方、インバー
タ4,5及び伝送ゲート3によりループが形成されるの
で、M1点には従来同様データD1が保持される。この
とき制御信号φBは“L″のままであるので点M2のデ
ータおよび出力端子14のデータは従前のままである。
次に、制御信号φA、φBが共に“L”の期間を経て制
御信号φBのみが“H”に立ち上がると、伝送ゲート6
.11がオン、伝送ゲー1−7.10がオフする。伝送
ゲート6がオンするので、M1点のデータDIはインバ
ータ8により反転させられM2点のデータはDlとなる
。一方、伝送ゲー)10がオフ、伝送ゲート11がオン
しインバータ12,1.3及び伝送ゲート11によりル
ープか形成されるので、出力端子14には伝送ゲート1
0がオンの時(制御信号φBが“L”の時)の点M2の
データDOが保持されている。
次に、制御信号φBか“H”から“L”に立ち下がると
、伝送ゲート7.10がオン、伝送ゲ)6,11がオフ
する。伝送ゲート6がオフするのて、M1点のデータは
インバータ8に!jえられなくなる。1云送ゲート7か
オンしているのでインバータ8.9及び伝送ゲート7に
よりループが形成され、インバータ8の出力がインバー
タ9により反転され、インバータ8に人力されるので、
M2点には制御信号φBが“H”のときにM2点に読み
出されていたデータD1が保持される。また、伝送ゲー
ト]〔〕がオンしているので、M2点のデータD]はイ
ンバータ1.2,1.3により2度反転され、出力端子
14に出力される。つまり、出力端子14のデータは制
御信号φBが“H”から“L”へ立ちFがった時点でデ
ータD OからブタD1に変化する。以下同様の動作に
よりデータD2.D3.D4が出力端子14に出力され
る。
上記のように出力端子14に出力されるデータは制御信
号φBの立ちドがりに応答して変化する。
従って、出力端子14に出力されるべきデータの基礎と
なるデータが確定(制御信号φAの立ち上がりで確定)
して、出力されるまでの時間、つまり、確定データのホ
ールド時間T2が従来より長くなり、次段に同じタイミ
ングで動作するラッチ回路を接続しても、次段での人力
データのデータ変化時点と出力データ確定時点との間の
時間的余裕が大きくなる。従って、次段回路においては
安定した入力データをラッチし、このラッチしたデータ
に基づいて出力データが得られる。その結果、同じタイ
ミングで動作する上記と同一構成のラッチ回路を多段に
接続しても誤差が重畳されることはない。
なお、上記実施例の伝送ゲート3,4.6,71.0.
11の極性および制御信号φA、φBの極性を逆にして
も同様の効果を奏する。
〔発明の効果〕
以上のようにこの発明によれば、第1のラッチに接続さ
れ、非重複2相クロックに含まれる第2相クロックか一
2Iえられ、第2相クロックの後縁に 0 応答して第1のラッチから与えられた確定したデータを
出力する第2のラッチを設けたので、第1相クロックの
後縁に応答して確定したデータのホールド期間が従来よ
りも長くなり、次段に同じタイミングで動作するラッチ
回路を接続しても次段回路への人力データ(前段の出力
データ)のデータ変化点と人力データ確定点との余裕が
大きくなり、次段回路においては安定した人力データを
ラッチし、このラッチしたデータに基づいて出力データ
が得られる。その結果、同じタイミングで動作するラッ
チ回路を多段に接続しても誤差が重畳されることはない
という効果がある。
【図面の簡単な説明】
第1図はこの発明に係るラッチ回路の一実施例を示す回
路図、第2図は第1図に示した回路の動作を説明するた
めのタイミングチャート、第3図は従来のラッチ回路を
示すブロック図、第4図は第3図に示した回路の動作を
説明するためのタイミングチャートである。 図において、1は入力端子、2,3,6,7゜10及び
11は伝送ゲート、4,5,8,912及び13はイン
バータ、14は出力端子である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. (1)非重複2相クロックに含まれる第1相クロックが
    与えられ、前記第1相クロックの後縁に応答して、読み
    込まれたデータが確定する第1のラッチと、 前記第1のラッチに接続され、前記非重複2相クロック
    に含まれる第2相クロックが与えられ、前記第2相クロ
    ックの後縁に応答して前記第1のラッチから与えられた
    確定したデータを出力する第2のラッチを備えたラッチ
    回路。
JP2056863A 1990-03-07 1990-03-07 ラッチ回路 Pending JPH03256298A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2056863A JPH03256298A (ja) 1990-03-07 1990-03-07 ラッチ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2056863A JPH03256298A (ja) 1990-03-07 1990-03-07 ラッチ回路

Publications (1)

Publication Number Publication Date
JPH03256298A true JPH03256298A (ja) 1991-11-14

Family

ID=13039259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2056863A Pending JPH03256298A (ja) 1990-03-07 1990-03-07 ラッチ回路

Country Status (1)

Country Link
JP (1) JPH03256298A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646892A (en) * 1994-09-13 1997-07-08 Mitsubishi Electric Engineering Co., Ltd. Data reading circuit
JP2010044803A (ja) * 2008-08-08 2010-02-25 Toshiba Corp シフトレジスタ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646892A (en) * 1994-09-13 1997-07-08 Mitsubishi Electric Engineering Co., Ltd. Data reading circuit
US5761134A (en) * 1994-09-13 1998-06-02 Mitsubishi Denki Kabushiki Kaisha Data reading circuit
JP2010044803A (ja) * 2008-08-08 2010-02-25 Toshiba Corp シフトレジスタ
US8000432B2 (en) 2008-08-08 2011-08-16 Kabushiki Kaisha Toshiba Shift register
US8116425B2 (en) 2008-08-08 2012-02-14 Kabushiki Kaisha Toshiba Shift register

Similar Documents

Publication Publication Date Title
JPH03256298A (ja) ラッチ回路
JP2619448B2 (ja) ディジタル式位相比較回路
US4741005A (en) Counter circuit having flip-flops for synchronizing carry signals between stages
JPH0590970A (ja) Cmiエンコーダ回路
US4949343A (en) Error detecting circuit for a decoder
JPS62117410A (ja) フリツプフロツプ
JPS62160852A (ja) 信号絶縁回路
JP2844770B2 (ja) シフトレジスタ回路
JPH04306013A (ja) ラッチ回路装置
JPH03204222A (ja) クロックドライバー回路
JP2575221B2 (ja) Pll回路
JPS63253598A (ja) Rom装置
JPH03255714A (ja) リセット機能付きラッチ回路
JPS62265815A (ja) デユ−テイ変換回路
JPH10290142A (ja) 半導体集積回路のフリップフロップ回路とそのクロック制御回路
JPH0490196A (ja) クロックパルス検出回路
JPH0222912A (ja) フリップフロップ回路
JPH02113716A (ja) 2相周期性デジタル信号生成回路
JPH02113715A (ja) D形フリップフロップ回路
JPH0520123U (ja) 半導体集積回路
JPS6020633A (ja) 同期式論理回路
JPH04243313A (ja) フリップフロップ
JPS62183099A (ja) シフトレジスタ回路
JPS6035850B2 (ja) J−k フリップフロップ回路
JPH0322614A (ja) マルチプレクサ