JP2844770B2

JP2844770B2 - シフトレジスタ回路

Info

Publication number: JP2844770B2
Application number: JP1332022A
Authority: JP
Inventors: 裕明小豆畑
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-12-20
Filing date: 1989-12-20
Publication date: 1999-01-06
Anticipated expiration: 2014-01-06
Also published as: JPH03192600A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はシフトレジスタ回路に関する。

〔従来の技術〕

シフトレジスタ回路は、ビデオ信号を入力して60ビッ
ト程度のサンプルを保持するサンプルホールド回路のス
キャンニング部に使用されている。

第３図は従来のシフトレジスタ回路の一例の回路図で
ある。

シフトレジスタ回路C₁は、入力端子INをトランスファ
ゲートTG（以下、TGという）の一端に接続し、他端をイ
ンバータINV（以下、INVという）とクロックド・インバ
ータCINV（以下、CINVという）との逆並列のINV入力端
に接続し、INVの出力端を第１のカスケード出力端H₁に
接続した構成の第１のラッチ部L₁と、このラッチ部L₁と
同一の回路構成で、TG及びCINVに入力されるクロック信
号φ，が互いに逆相の関係にあるクロック信号，φ
を入力する第２のラッチ部L₂をカスケード接続して構成
されている。

このような回路構成をした二つのシフトレジスタ回路
C₁,C₂をカスケード接続した回路に、第４図に示すよう
なタイミングでクロック信号φと入力信号S_INを与え
る。

まず、シフトレジスタ回路C₁の動作について説明す
る。

時点t₀からt₁の期間にTGはオフしているので、S_INの
“H"はラッチ部L₁に入力されない。

時点t₁からt₂の期間にはラッチ部L₁のTGがオンしてい
るのでS_INの“H"がラッチ部L₁に入力され、カスケード
出力端H₁にラッチ信号である第１のカスケード出力信号
S_H1の“L"が出力される。

時点t₂からt₃の期間はラッチ部L₁のTGがオフしてCINV
がオンするため、S_H1の“L"が保持される。

また同時にラッチ部L₂のTGがオンするため、S_H1の
“L"がラッチ部L₂に入力され、第１のビット出力信号端
T₁に出力信号S_C1の“H"が出力される。このときS_C1が
“L"から“H"に変わるまでにt₂から期間τ_１を要する。

時点t₃からt₄の期間は再びラッチ部L₁のTGがオンして
S_INの“L"がラッチ部L₁に入力されてS_H1の“H"が出力さ
れる。

また、ラッチ部L₂のTGがオフし、CINVがオンするため
S_C1の“H"が保持される。

時点t₄からt₇の間ラッチ部L₁のTGがオフしCINVがオン
するため、S_H1の“H"が保持される。

またラッチ部L₂のTGがオンするためラッチ部L₂にS_H1
の“H"が入力され、S_C1の“L"が出力される。

このときS_C1が“H"から“L"に変わるまでに時点t₄か
らτ_２だけ時間を要する。

このように時点t₀からt₂の期間の入力信号S_INの“H"
が、シフトレジスタ回路C₁の第１のビット出力信号S_C1
の“H"として、時点t₂からt₄の期間にクロック信号の１
周期τ分だけシフトされて出力されている。

シフトレジスタ回路C₂もシフトレジスタ回路C₁と同様
に動作し、時点t₄からt₈に立ち上り期間τ_１を経て出力
信号S_C2の“H"を出力する。

以上のように、従来のシフトレジスタ回路はクロック
信号φの一周期τ毎にデータを上位のシフトレジスタ回
路にシフトするようになっており、また隣り合うシフト
レジスタ回路のビット出力信号が同時に“L"と“H"との
中間値をとる期間τ_１，τ_２が存在していた。

〔発明が解決しようとする課題〕

上述した従来のシフトレジスタ回路は、クロック信号
φの各立ち上がり時点に同期して各ビットの値が変化す
るので、二つのラッチ部を有する１つのシフトレジスタ
から１つのビット出力しか出力されないという欠点があ
った。

また、隣合うビット，出力信号の波形に“H"でもなく
“L"でもない中間値のトランジェント領域となる期間が
同時に存在して回路の誤動作を起すことがあった。

第５図は第３図の回路の問題点を説明するための従来
のシフトレジスタ回路を使用したサンプルホールド回路
の回路図である。

シフトレジスタ回路C₁〜C₇からなるスキャンニング部
の出力ビット信号をFETスイッチＦのゲートに入力し、
そのソースに共通にビデオ信号S_Vを入力し、そのドレイ
ンにはホールドコンデンサＣを接続している。

このサンプルホールド回路で、第４図に示した入力信
号S_INとクロック信号φをシフトレジスタ回路C₁〜C₇に
入力することによって、FETスイッチＦを順次ON,OFFさ
せ、FETスイッチＦがONの期間にホールドコンデンサＣ
に入力するビデオ信号波形をホールドする。

ここでシフトレジスタC₁〜C₇の隣合うビット出力信号
が同時に中間値になると、２つの隣合うFETスイッチＦ
がONして、入力信号波形がホールドコンデンサＣに正し
くホールドされない、すなわち誤動作するという欠点が
あった。

本発明の目的は、シフト速度が早くかつ誤動作の少い
シフトレジスタを提供することにある。

〔課題を解決するための手段〕

本発明のシフトレジスタ回路は、（Ａ）入力信号がトランスファーゲートの一端に入力
し、かつ他端がインバータとクロックド・インバータの
逆並列回路の前記インバータの入力端に接続して、ラッ
チ信号を第１のカスケード出力信号として出力する第１
のラッチ部と、一方の入力端が前記入力信号を受けかつ
他方の入力端が前記第１のカスケード出力信号を入力し
て、それらのNOR出力信号を第１のビット出力信号とし
て出力する第１のビット出力端子を有する第１のビット
部、（Ｂ）入力端が前記第１のカスケード出力信号を入力
し、前記第１のラッチ部と同一回路構成を有し、かつト
ランスファーゲート及びクロックド・インバータに供給
されるクロック信号が前記第１のラッチ部に対応して逆
相の関係にあって、第２のカスケード出力信号を出力す
る第２のラッチ部と、一方の入力端が前記第１のビット
出力信号を受けかつ他方の入力端がトランスファー出力
信号を入力して、それらのNOR出力信号を第２のビット
出力信号として出力する第２のビット出力端子を有する
第２のビット部、を含んで構成されている。

また本発明のシフトレジスタ回路は、（Ａ）入力信号がトランスファーゲートの一端に入力
し、かつ他端がインバータとクロックド・インバータの
逆並列回路の前記インバータの入力端に接続して、ラッ
チ信号を第１のカスケード出力信号として出力する第１
のラッチ部と、一方の入力端が前記入力信号を受けかつ
他方の入力端が前記第１のカスケード出力信号を入力し
て、それらのNOR出力信号を第１のビット出力信号とし
て出力する第１のビット出力端子を有する第１のビット
部、（Ｂ）入力端が前記第１のカスケード出力信号を入力
し、前記第１のラッチ部と同一回路構成を有し、かつト
ランスファーゲート及びクロックド・インバータに供給
されるクロック信号が前記第１のラッチ部に対応して逆
相の関係にあって、第２のカスケード出力信号を出力す
る第２のラッチ部と、一方の入力端が前記第１のビット
出力信号を受けかつ他方の入力端がトランスファー出力
信号を入力して、それらのNOR出力信号を第２のビット
出力信号として出力する第２のビット出力端子を有する
第２のビット部、（Ｃ）入力端が前記第２のカスケード出力信号を入力
し、前記第１のラッチ部と同一回路構成及びクロック信
号位相を有し、第３のカスケード出力信号を出力する第
３のラッチ部と、第１の入力端が２段前の前記第１のビ
ット出力信号を入力し第２の入力端が前段の前記第２の
ビット出力信号を入力しかつ第３の入力端が前記第３の
カスケード出力信号を入力して、それらのNOR信号を第
３のビット出力信号として出力する第３のビット出力端
子を有する第３のビット部、を含んで構成されている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。

四ビットシフトレジスタ回路１は、第１及び第２のビ
ット部A₁,B₂を直列にした二ビットシフトレジスタ回路2
_aと、第3,第４のビット部A₃,B₄を直列にした二ビットシ
フトレジウスタ回路2_bとを第２のカスケード出力端H₂を
介してカスケード接続して構成されている。

二ビットシフトレジスタ回路2_aは、第３図の従来のシ
フトレジスタ回路C₁の第１のラッチ部L₁に入力信号S_IN
と第１のカスケード出力信号S_H1とのNOR信号を第１のビ
ット出力信号S_A1として第１のビット出力端子T₁に出力
する二入力NORゲートNR₂を付加した第１のビット部A
₁と、従来の第２のラッチ部L₂に第１のビット出力信号S
_A1とトランスファー出力信号S_TGとのNOR信号を第２のビ
ット出力信号S_B2として第２のビット出力端子T₂に出力
する二入力NORゲートNR₂を付加した第２のビット部B₂と
を第１のカスケード出力端H₁を介してカスケード接続し
ている。

二ビットシフトレジスタ2_bは、二ビットシフトレジス
タ回路2_aの第１及び第２のビット部A₁及びB₂の二入力NO
RゲートNR₂をそれぞれ三ゲートNORゲートNR₃に置換え
て、それぞれの前１及び２段のビット出力信号を入力す
る第３及び第４のビット部A₃,B₄をカスケード接続して
構成されている。

第２図は第１図の回路の動作を説明するためのタイミ
ング図である。

クロック信号φが高レベル“H"である時点t₀からt₁の
期間に、第１のビット部A₁のTGがオンするため、入力信
号S_INの“H"がINVを介してNORゲートNR₂の一方の入力端
に信号“L"として入力される。

また他方の入力端には入力信号S_INの“H"が入力する
のでゲートNR₂のビット信号S_A1の“L"が出力される。

φが低レベル“L"である時点t₁からt₂の期間、ビット
部A₁のTGがオフし、CINVがオンするので、INVの出力
“L"が保持され、ゲートNR₂の一方の入力端に入力され
る。

他方の入力端には入力信号S_INの“L"が入力されるた
めゲートNR₂の出力ビット信号S_A1は“H"となる。

また第２のビット部B₂においては、TGがオンするた
め、ビット部A₁のINVの出力する第１のビット出力信号S
_H1の“L"がトランスファー出力信号S_TGとしてゲートNR₂
の一方の入力端に入力される。

ゲートNR₂の他方の入力端には、ビット部A₁の出力ビ
ット信号S_A1が入力されるが、S_A1が“L"でないために、
第２のビット部B₂の出力する第２のビット出力信号S_B2
は“L"となる。

φが“H"である時点t₂からt₃の期間τ_３においては、
ビット部A₁のTGがオンするので入力信号S_INの“L"がINV
を介してゲートNR₂の一方の入力端に信号“H"として入
力されるため、ゲートNR₂の出力信号S_A1は“H"から“L"
に変化し始める。

第２のビット部B₂においては、TGがオフしCINVがオン
するため、INVの出力“H"は保持されてゲートNR₂の一方
の入力端には信号“L"が入力される。

他方の入力端には“L"でない信号S_A1が入力されるた
め、ゲートNR₂の出力にS_B2として“L"が出力される。

次に二ビットシフトレジスタ回路2_bの初段の第３のビ
ット部A₃においては、TGがオンするのでビット部B₂のIN
Vの第２のカスケード出力信号S_H2の“H"がINVを介して
三入力NORゲートNR₃の第三の入力端に信号“L"として入
力される。

ゲートNR₃の第一の入力端信号S_A1が“L"でないため
に、ゲートNR₃の出力にS_A3の“L"が出力される。

時点t₃からt₄の期間は、ビット部A₁のビット出力信号
S_A1は“L"となるため、ビット部B₂のゲートNR₂の２つの
入力端にはともに信号“L"が入力されるのでゲートNR₂
の出力としてS_B2の“H"が出力される。

第３のビット部A₃においては、ゲートNR₃の第一の入
力端には第１のビット出力信号S_A1の“L"が入力される
が、その第二の入力端には第２のビット出力信号として
S_B2が“L"でない値のために、ゲートNR₃の出力S_A3とし
て“L"が出力される。

時点t₄からt₅の期間τ_３において、ビット部B₂におい
て、TGがオンするためビット部A₁の出力信号S_H1の“H"
がトランスファー出力信号S_TGとしてゲートNR₂の一方の
入力端に信号“H"として入力されるため、ゲートNR₂に
入力するビット出力信号S_B2は“H"から“L"に変化し始
める。

ビット部A₃においてはTGがオフしCINVがオンするので
INVの出力が保持され、ゲートNR₃の第三の入力端には第
３のカスケード出力信号S_H3の“L"が入力される。

ゲートNR₃の第二の入力端には前段のビット出力信号S
_B2として“L"でない値が入力されるため、NR₃のビット
出力信号S_A3に“L"を出力する。

第４のビット部B₄においては、TGがオンするため、ビ
ット部A₃の出力信号S_H3の“L"がトランスファー出力信
号S_TGとしてゲートNR₃の第三の入力端に信号“L"として
入力される。

ゲートNR₃の第一の入力端には信号として“L"でない
値がS_B2が入力されるためゲートNR₃の出力信号“L"が出
力される。

時点t₅からt₆の時間にビット部A₁において、ビット部
B₂のビット出力信号S_B2が“L"となるため、ビット部A₃
のゲートNR₃の第二の入力端に第２のビット出力信号S_B2
の“L"が入力される。

またゲートNR₃の第一の入力端には第２のビット出力
信号S_B2の“L"、ゲートNR₃の第二の入力端に第３のビッ
ト出力信号S_A3として“L"でない値が入力されるので、
ゲートNR₃から第４のビット出力信号S_B4として“L"が出
力される時点t₆からt₇の期間τ_３において、ビット部A₃ではTG
がオンし、ビット部B₂の第２のカスケート出力信号S_H2
の“L"がTGとINVを介してゲートNR₃の第三の入力端に第
３のカスケード出力信号S_H3の“H"として入力されるた
め、ゲートNR₃の出力信号S_A3は“H"から“L"へ変化し始
める。

ビット部B₄においてTGがオフし、CINVがオンするため
INVの出力が保持され、ゲートNR₃の第三の入力端にはト
ランスファー出力信号S_TGの“L"が入力される。

ゲートNR₃の第一の入力端には第２のビット出力信号S
_A3として“L"でない値が入力されるため、ゲートNR₃の
第４のビット出力信号S_B4の“L"が出力される。

時点t₇からt₈の期間にビット部B₄においてビット部A₃
の出力信号S_A3は“L"となるため、ビット部B₄のゲートN
R₃の第二の入力端に第３のビット出力信号S_A3の“L"が
入力される。

またゲートNR₃の第一の入力端には第２のビット出力
信号S_B2の“L"、第三の入力端にはトランスファー出力
信号S_TGの“L"が入力されるため、ゲートNR₃の出力信号
S_B4に“H"が出力される。

以上のように、入力信号S_INはクロック信号φの半周
期で従来の２倍の速度となって上位のビット部にシフト
されていく。

さらに、１つ下位の出力が“L"になってから上位のビ
ットが出力を始めるために、隣合うビット部の出力が同
時に“H"と“L"の中間値になることはないので、二ビッ
トシフトレジスタ回路を更に複数段カスケード接続して
第５図のサンプルホールド回路に応用しても誤動作はな
く、かつビットシフト速度は２倍となる。

また、出力が二ビットで良い場合は、二ビットシフト
レジスタ回路2_aが使用でき回路が簡単となる。

〔発明の効果〕

以上説明したように本発明は、従来の一つのシフトレ
ジスタ内の直列接続された２つのラッチ回路の出力にそ
れぞれNORゲートを追加して二つのビット出力を得るこ
とができシフト速度が２倍となる。

さらに１つ下位の出力が“L"になってからその回路の
出力を始めるので、隣合う出力が同時に“H"でもなく
“L"でもない不安定な中間値になることがなく、サンプ
ルホールド回路などに用いた場合に入力信号波形が安定
にホールドされるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図の
回路の動作を説明するための各部信号のタイミング図、
第３図は従来のシフトレジスタ回路の一例の回路図、第
４図は第３図の回路の動作を説明するための各部信号の
タイミング図、第５図は第３図の回路の問題点を説明す
るための従来のシフトレジスタ回路を使用したサンプル
ホールド回路の回路図である。１……四ビットシフトレジスタ回路、2_a,2_b……二ビッ
トシフトレジスタ回路、A₁,B₂,A₃,B₄……第１〜第４の
ビット部、CINV……クロックド・インバータ、INV……
インバータ、L₁〜L₄……第１〜第４のラッチ部、NR₂,NR
₃……二入力及び三入力NOR回路、SA₁,SB₂,SA₃,SB₄……
第１〜第４のビット出力信号、SIN……入力信号、S_H1〜
S_H3……第１〜第３のカスケード出力信号、S_TG……トラ
ンスファー出力信号、T₁〜T₄……第１〜第４のビット出
力端子、TG……トランスファーゲート、φ，……クロ
ック信号。

Claims

(57)【特許請求の範囲】

【請求項１】（Ａ）入力信号がトランスファーゲートの
一端に入力し、かつ他端がインバータとクロックド・イ
ンバータの逆並列回路の前記インバータの入力端に接続
して、ラッチ信号を第１のカスケード出力信号として出
力する第１のラッチ部と、一方の入力端が前記入力信号
を受けかつ他方の入力端が前記第１のカスケード出力信
号を入力して、それらのNOR出力信号を第１のビット出
力信号として出力する第１のビット出力端子を有する第
１のビット部、（Ｂ）入力端が前記第１のカスケード出力信号を入力
し、前記第１のラッチ部と同一回路構成を有し、かつト
ランスファーゲート及びクロックド・インバータに供給
されるクロック信号が前記第１のラッチ部に対応して逆
相の関係にあって、第２のカスケード出力信号を出力す
る第２のラッチ部と、一方の入力端が前記第１のビット
出力信号を受けかつ他方の入力端がトランスファー出力
信号を入力して、それらのNOR出力信号を第２のビット
出力信号として出力する第２のビット出力端子を有する
第２のビット部、を含むことを特徴とするシフトレジスタ回路。
【請求項２】（Ａ）入力信号がトランスファーゲートの
一端に入力し、かつ他端がインバータとクロックド・イ
ンバータの逆並列回路の前記インバータの入力端に接続
して、ラッチ信号を第１のカスケード出力信号として出
力する第１のラッチ部と、一方の入力端が前記入力信号
を受けかつ他方の入力端が前記第１のカスケード出力信
号を入力して、それらのNOR出力信号を第１のビット出
力信号として出力する第１のビット出力端子を有する第
１のビット部、（Ｂ）入力端が前記第１のカスケード出力信号を入力
し、前記第１のラッチ部と同一回路構成を有し、かつト
ランスファーゲート及びクロックド・インバータに供給
されるクロック信号が前記第１のラッチ部に対応して逆
相の関係にあって、第２のカスケード出力信号を出力す
る第２のラッチ部と、一方の入力端が前記第１のビット
出力信号を受けかつ他方の入力端がトランスファー出力
信号を入力して、それらのNOR出力信号を第２のビット
出力信号として出力する第２のビット出力端子を有する
第２のビット部、（Ｃ）入力端が前記第２のカスケード出力信号を入力
し、前記第１のラッチ部と同一回路構成及びクロック信
号位相を有し、第３のカスケード出力信号を出力する第
３のラッチ部と、第１の入力端が２段前の前記第１のビ
ット出力信号を入力し第２の入力端が前段の前記第２の
ビット出力信号を入力しかつ第３の入力端が前記第３の
カスケード出力信号を入力して、それらのNOR信号を第
３のビット出力信号として出力する第３のビット出力端
子を有する第３のビット部、を含むことを特徴とするシフトレジスタ回路。