JPH035998A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH035998A JPH035998A JP1140396A JP14039689A JPH035998A JP H035998 A JPH035998 A JP H035998A JP 1140396 A JP1140396 A JP 1140396A JP 14039689 A JP14039689 A JP 14039689A JP H035998 A JPH035998 A JP H035998A
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- 230000002457 bidirectional effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101001109052 Homo sapiens NADH-ubiquinone oxidoreductase chain 4 Proteins 0.000 description 1
- 102100021506 NADH-ubiquinone oxidoreductase chain 4 Human genes 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシフトレジスタに関し、特に所定の方向にデー
タをシフトするシフトレジスタに関する。
タをシフトするシフトレジスタに関する。
従来、この種のシフトレジスタは、半導体記憶装置にお
けるシリアルアドレス発生器等に用いられ、その構成は
Ｄ型フリップフロップ回路をカスケード接続し、クロッ
ク信号の入力に応じ入力データの一方向にシフトさせる
ものであり、その−例を第３図、第４図に示された回路
図、及び第４図に示されたタイミング図を用いて説明す
る。
けるシリアルアドレス発生器等に用いられ、その構成は
Ｄ型フリップフロップ回路をカスケード接続し、クロッ
ク信号の入力に応じ入力データの一方向にシフトさせる
ものであり、その−例を第３図、第４図に示された回路
図、及び第４図に示されたタイミング図を用いて説明す
る。
第３図はＤ型フリップフロップ回路をカスケード接続し
た３ビツトのシフトレジスタであり、この動作原理は何
ビットでも同様である。又、トランスフファゲートＧｌ
ｌ〜Ｇ１４は第４図に示すように、Ｐ−ＭＯＳ型トラン
ジスタとＮ−ＭＯＳ型トランジスタの抱き合わせタイプ
であり、クロック信号はハイレベルのときオンする。
た３ビツトのシフトレジスタであり、この動作原理は何
ビットでも同様である。又、トランスフファゲートＧｌ
ｌ〜Ｇ１４は第４図に示すように、Ｐ−ＭＯＳ型トラン
ジスタとＮ−ＭＯＳ型トランジスタの抱き合わせタイプ
であり、クロック信号はハイレベルのときオンする。
Ｄ型フリップフロップ回路ＦＦ１１（以下単にＦＦＩＩ
と記す）は、トランスファゲートＧｌｌ〜Ｇ１４（以下
単にＧｌｌ〜Ｇ１４と記す）とインバータＩ１１〜■１
５（以下単にＩ１１〜１１５と記す）とによる構成され
る。
と記す）は、トランスファゲートＧｌｌ〜Ｇ１４（以下
単にＧｌｌ〜Ｇ１４と記す）とインバータＩ１１〜■１
５（以下単にＩ１１〜１１５と記す）とによる構成され
る。
Ｇｌｌは入出力の一方をデータ入力信号Ｄｌｌ（以下単
にＤｌｌと記す）に接続し、他方を工１１の入力と０１
２とに接続する。Ｉｌｌの出力は１１２の入力と０１３
とに接続され、１１２の出力はＧ１２に接続され、Ｉｌ
ｌ、１１２゜０１２の順序で閉回路を成す。
にＤｌｌと記す）に接続し、他方を工１１の入力と０１
２とに接続する。Ｉｌｌの出力は１１２の入力と０１３
とに接続され、１１２の出力はＧ１２に接続され、Ｉｌ
ｌ、１１２゜０１２の順序で閉回路を成す。
Ｇ１３の入出力の一方は、１１３の入力とＧ］、４とに
接続され、１１３の出力は、１１４の入力に接続され、
かつ、出力Ｑｌｌとなる。１１４の出力はＧ１４の入出
力の一方に接続され、１１３．１１４．Ｇ１４の頭片で
閉回路を成す。
接続され、１１３の出力は、１１４の入力に接続され、
かつ、出力Ｑｌｌとなる。１１４の出力はＧ１４の入出
力の一方に接続され、１１３．１１４．Ｇ１４の頭片で
閉回路を成す。
クロック信号ＣＬＫ（以下単にＣＬＫと記す）は、Ｇ１
２．Ｇ１．３のゲートに接続され、さらに１１５の入力
に接続され、１１５の出力はＧ１１、Ｇ１４のゲートに
接続される。又、Ｎ １．１〜Ｎ１６は各々の接点であ
る。
２．Ｇ１．３のゲートに接続され、さらに１１５の入力
に接続され、１１５の出力はＧ１１、Ｇ１４のゲートに
接続される。又、Ｎ １．１〜Ｎ１６は各々の接点であ
る。
その他のカスケード接続された複数のＤ型フリップフロ
ップ回路ＦＦ１２．ＦＦ１３の接続は、ＦＦ１１におけ
るＤｉ １．Ｑｌ １がＦＦ１２ではＱｌｌ、Ｇ１２、
ＦＦ１３ではＧ１２．Ｇ１３と各々変更になるが、他は
同様である。
ップ回路ＦＦ１２．ＦＦ１３の接続は、ＦＦ１１におけ
るＤｉ １．Ｑｌ １がＦＦ１２ではＱｌｌ、Ｇ１２、
ＦＦ１３ではＧ１２．Ｇ１３と各々変更になるが、他は
同様である。
第５図のタイミング図にこの回路の動作タイミングを示
す。
す。
ｔｌｏの時刻において、Ｄｌｌがロウレベルからハイレ
ベルに変化した場合、Ｇｌｌがオンしている為、接点Ｎ
１１はハイレベルに変化する。
ベルに変化した場合、Ｇｌｌがオンしている為、接点Ｎ
１１はハイレベルに変化する。
Ｉｌｌにより接点Ｎ１２はロウレベルに変化し、１１２
により接点Ｎ１３はハイレベルとなる。
により接点Ｎ１３はハイレベルとなる。
０１３はオフしたままの為、接点Ｎ１４はそのままのレ
ベルを保持している。
ベルを保持している。
ｔｌｌの時刻において、ＣＬＫがロウレベルからハイレ
ベルに変化すると、Ｇ１２．ＧｌＢがオンし、Ｇｌ １
．Ｇ１４がオフする。その為、Ｉｌｌ、１１２．Ｇ１２
による閉回路で各々の接点Ｎｉｌ、Ｎ１２．Ｎ１３のレ
ベルが固定され、かつ、接点Ｎ１２のロウレベルにより
接点Ｎ１４がロウレベルとなる。１１３により接点Ｎ１
５はハイレベルとなり、各素子の動作時間がある為、ｔ
１２の時刻にＱｌｌがハイレベル出力となる。
ベルに変化すると、Ｇ１２．ＧｌＢがオンし、Ｇｌ １
．Ｇ１４がオフする。その為、Ｉｌｌ、１１２．Ｇ１２
による閉回路で各々の接点Ｎｉｌ、Ｎ１２．Ｎ１３のレ
ベルが固定され、かつ、接点Ｎ１２のロウレベルにより
接点Ｎ１４がロウレベルとなる。１１３により接点Ｎ１
５はハイレベルとなり、各素子の動作時間がある為、ｔ
１２の時刻にＱｌｌがハイレベル出力となる。
ｔ１３の時刻において、ＣＬＫがロウレベルに変化する
と、Ｇ１．１．Ｇ１４がオンしＧ１２゜Ｇ１３はオフす
る。その為、１１３，１１４゜Ｇ１４による閉回路で各
々の接点Ｎ１４．Ｎ１５゜Ｎ’ １６のレベルが固定さ
れる。
と、Ｇ１．１．Ｇ１４がオンしＧ１２゜Ｇ１３はオフす
る。その為、１１３，１１４゜Ｇ１４による閉回路で各
々の接点Ｎ１４．Ｎ１５゜Ｎ’ １６のレベルが固定さ
れる。
ｔ１４の時刻において、Ｄｌｌがハイレベル・からロウ
レベルに変化すると、接点Ｎｉｌ、Ｎ１２、Ｎ１３は各
々ロウレベル、ハイレベル、ロウレベルに変化する。
レベルに変化すると、接点Ｎｉｌ、Ｎ１２、Ｎ１３は各
々ロウレベル、ハイレベル、ロウレベルに変化する。
ｔ１５の時刻において、ＣＬＫがハイレベルに変化する
と、Ｇ１２．Ｇ１３がオンし、Ｇ１１Ｇ１４がオフする
と、接点Ｎ１１．Ｎ１２．、Ｎ１３のレベルは固定され
、さらに接点Ｎ１４゜Ｎ１５は各々ハイレベル、ロウレ
ベルと変化する。
と、Ｇ１２．Ｇ１３がオンし、Ｇ１１Ｇ１４がオフする
と、接点Ｎ１１．Ｎ１２．、Ｎ１３のレベルは固定され
、さらに接点Ｎ１４゜Ｎ１５は各々ハイレベル、ロウレ
ベルと変化する。
すなわち、１組のＤ−ＦＦ回路がＣＬＫのロウレベル期
間において、データを取り込み、ハイレベルへの変化で
データを出力するという動作を行うのである。
間において、データを取り込み、ハイレベルへの変化で
データを出力するという動作を行うのである。
よって、ｔｌｌの時刻にＣＬＫの立上りによりｔ１２の
時刻にハイとなったＱｌｌのレベルは、ｔ１５の時刻の
ＣＬ Ｋの立上りによりｔ１６の時刻にＧ１２にシフト
され、さらにｔ１７の時刻のＣＬＫの立上りによりｔ１
８の時刻にＧ１３にシフトされることになる。
時刻にハイとなったＱｌｌのレベルは、ｔ１５の時刻の
ＣＬ Ｋの立上りによりｔ１６の時刻にＧ１２にシフト
され、さらにｔ１７の時刻のＣＬＫの立上りによりｔ１
８の時刻にＧ１３にシフトされることになる。
以上のようにこのシフトレジスタはクロック信号に同期
して、データを一方向に順次シフトすることが出来る。
して、データを一方向に順次シフトすることが出来る。
上述した従来のシフトレジスタは、クロック信号のみで
動作する為、データシフトの方向が一方向に限られてし
まい用途が限られてしまうという欠点がある。
動作する為、データシフトの方向が一方向に限られてし
まい用途が限られてしまうという欠点がある。
本発明の目的は、データシフトの方向を双方向にするこ
とにより用途を拡大できるシフトレジスタを提供するこ
とにある。
とにより用途を拡大できるシフトレジスタを提供するこ
とにある。
本発明のシフトレジスタは、第１〜第４のインバータと
、第１〜第８のトランスファゲートとを備え、前記第１
のインバータ、第１のトランスファゲート、第２のイン
バータ、第２のトランスファゲートの順序に接続して閉
回路を形成し、前記第３のトランスファゲート、第４の
トランスファゲート、第５のトランスファゲート、第１
のトランスファゲートの順序に接続して閉回路を形成し
、前記第３のインバータ、第６のトランスファゲート、
第４のインバータ、第４のトランスファゲートの順序に
接続して閉回路を形成し、前記第１のインバータと前記
第２のトランスファゲートとの接点に前記第７のトラン
スファゲートの入出力の一方を接続し、他方をデータの
入出力部とし、前記第６のトランスファゲートと前記第
４のインバータとの接点に前記第８のトランスファゲー
トの入出力の一方を接続し、他方をデータの入出力部と
する、互いにカスケード接続された複数のＤ型フリップ
フロップ回路と、モード選択信号を入力する第５のイン
バータ、この第５のインバータの出力とクロック信号と
を入力とする第１のＮ Ａ Ｎ Ｄ、前記クロック信号
を入力する第６のインバータ、この第６のインバータの
出力とを前記第５のインバータの出力と入力とする第２
のＮＡＮＤゲート、前記モード選択信号と前記クロック
信号とを入力とする第３のＮＡＮＤゲート、前記モード
選択信号と前記第６のインバータの出力とを入力とする
第４のＮＡＮＤゲート、前記第１のＮＡＮＤゲートの出
力を入力する第７のインバータ、及び前記第３のＮＡＮ
Ｄゲートの出力を入力する第８のインバータを備え、前
記第１のゲートの出力を前記各り型フリップフロップ回
路の第１．第４のトランスファゲートの制御ゲートに接
続し、前記第７のインバータの出力を前記各り型フリッ
プフロップ回路の第３のトランスファゲートの制御ゲー
トに接続し、前記第２のＮＡＮＤゲートの出力をＤ型フ
リップフロップ回路の第２のトランスファゲートの制御
ゲートに接続し、前記第３のＮＡＮＤゲートの出力を前
記各り型フリップフロップ回路の第１．第８のトランス
ファゲートの制御ゲートに接続し、前記第８のインバー
タの出力を前記各り型フリップフロップ回路の第５のト
ランスファゲートの制御ゲートに接続し、前記第４のＮ
ＡＮＤゲートの出力を前記各Ｄ型フリップフロップ回路
の第６のトランスファゲートの制御ゲートに接続するコ
ントロール回路とを有している。
、第１〜第８のトランスファゲートとを備え、前記第１
のインバータ、第１のトランスファゲート、第２のイン
バータ、第２のトランスファゲートの順序に接続して閉
回路を形成し、前記第３のトランスファゲート、第４の
トランスファゲート、第５のトランスファゲート、第１
のトランスファゲートの順序に接続して閉回路を形成し
、前記第３のインバータ、第６のトランスファゲート、
第４のインバータ、第４のトランスファゲートの順序に
接続して閉回路を形成し、前記第１のインバータと前記
第２のトランスファゲートとの接点に前記第７のトラン
スファゲートの入出力の一方を接続し、他方をデータの
入出力部とし、前記第６のトランスファゲートと前記第
４のインバータとの接点に前記第８のトランスファゲー
トの入出力の一方を接続し、他方をデータの入出力部と
する、互いにカスケード接続された複数のＤ型フリップ
フロップ回路と、モード選択信号を入力する第５のイン
バータ、この第５のインバータの出力とクロック信号と
を入力とする第１のＮ Ａ Ｎ Ｄ、前記クロック信号
を入力する第６のインバータ、この第６のインバータの
出力とを前記第５のインバータの出力と入力とする第２
のＮＡＮＤゲート、前記モード選択信号と前記クロック
信号とを入力とする第３のＮＡＮＤゲート、前記モード
選択信号と前記第６のインバータの出力とを入力とする
第４のＮＡＮＤゲート、前記第１のＮＡＮＤゲートの出
力を入力する第７のインバータ、及び前記第３のＮＡＮ
Ｄゲートの出力を入力する第８のインバータを備え、前
記第１のゲートの出力を前記各り型フリップフロップ回
路の第１．第４のトランスファゲートの制御ゲートに接
続し、前記第７のインバータの出力を前記各り型フリッ
プフロップ回路の第３のトランスファゲートの制御ゲー
トに接続し、前記第２のＮＡＮＤゲートの出力をＤ型フ
リップフロップ回路の第２のトランスファゲートの制御
ゲートに接続し、前記第３のＮＡＮＤゲートの出力を前
記各り型フリップフロップ回路の第１．第８のトランス
ファゲートの制御ゲートに接続し、前記第８のインバー
タの出力を前記各り型フリップフロップ回路の第５のト
ランスファゲートの制御ゲートに接続し、前記第４のＮ
ＡＮＤゲートの出力を前記各Ｄ型フリップフロップ回路
の第６のトランスファゲートの制御ゲートに接続するコ
ントロール回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。なお、この
実施例で用いるトランスファゲート０１〜Ｇ８は第４図
に示されたＰ−ＭＯＳ型トランジスタとＮ−ＭＯＳ型ト
ランジスタの抱き合せタイプであり、タロツク信号がハ
イレベルのときオンする。
実施例で用いるトランスファゲート０１〜Ｇ８は第４図
に示されたＰ−ＭＯＳ型トランジスタとＮ−ＭＯＳ型ト
ランジスタの抱き合せタイプであり、タロツク信号がハ
イレベルのときオンする。
この実施例は、複数のカスケード接続されたＤ型フリッ
プフロップ回路ＦＦＩ〜ＦＦ３と、これらＤ型フリップ
フロップ回路ＦＦＩ〜ＦＦ３を制御するコントロール回
路１とにより構成される。
プフロップ回路ＦＦＩ〜ＦＦ３と、これらＤ型フリップ
フロップ回路ＦＦＩ〜ＦＦ３を制御するコントロール回
路１とにより構成される。
Ｄ型フリップフロップ回路ＦＦＩ （以下単にＦＦＩと
記す）は、トランスファゲート０１〜Ｇ８（以下単に０
１〜Ｇ８と記す）と、インバータ１１〜Ｉ４（以下単に
工１〜■４と記す）とによる構成される。
記す）は、トランスファゲート０１〜Ｇ８（以下単に０
１〜Ｇ８と記す）と、インバータ１１〜Ｉ４（以下単に
工１〜■４と記す）とによる構成される。
１１は入力をＧ７に接続し、出力をＧ１と０３とに接続
する。Ｇ１の入出力の一方はＩ２の入力と０５とに接続
され、Ｉ２の出力はＧ２に接続する。よってＩＩ、Ｇｌ
、Ｉ２．Ｇ２の順序で閉回路を成す。
する。Ｇ１の入出力の一方はＩ２の入力と０５とに接続
され、Ｉ２の出力はＧ２に接続する。よってＩＩ、Ｇｌ
、Ｉ２．Ｇ２の順序で閉回路を成す。
Ｇ３の入出力の一方は工３の入力と０４とに接続され、
Ｇ４の入出力の一方はＧ５と工４の出力とに接続される
。よって、Ｇ３．Ｇ４．Ｇ５゜Ｇ１の順序で閉回路を成
す。
Ｇ４の入出力の一方はＧ５と工４の出力とに接続される
。よって、Ｇ３．Ｇ４．Ｇ５゜Ｇ１の順序で閉回路を成
す。
工３の出力はＧ６に接続され、Ｇ６の入出力の一方は工
４の入力とＧ８とに接続される。よって、１３．Ｇ６．
Ｉ４．Ｇ４の順序で閉回路を成す。
４の入力とＧ８とに接続される。よって、１３．Ｇ６．
Ｉ４．Ｇ４の順序で閉回路を成す。
Ｇ７の入出力の一方はデータ入出力信号Ｄ１（以下単に
Ｄｌと記す）に接続され、Ｇ８の入出力の一方はデータ
入出力信号Ｑｌ（以下単にＱｌと記す）に接続される。
Ｄｌと記す）に接続され、Ｇ８の入出力の一方はデータ
入出力信号Ｑｌ（以下単にＱｌと記す）に接続される。
又、Ｎ１〜Ｎ８は各々の接点である。
コントロール回路１は、インバータＩ５〜Ｉ８（以下単
に工５〜Ｉ８と記す）と、２人力のＮＡＮＤゲー）ＮＡ
Ｉ〜ＮＡ４ （以下単ＮＡＩ〜ＮＡ４と記す）とにより
構成され、クロック信号ＣＬＫ（以下単にＣＬＫと記す
）とモード選択信号ＭＯＤＥ （以下単にＭＯＤＥと記
す）とを入力とする。
に工５〜Ｉ８と記す）と、２人力のＮＡＮＤゲー）ＮＡ
Ｉ〜ＮＡ４ （以下単ＮＡＩ〜ＮＡ４と記す）とにより
構成され、クロック信号ＣＬＫ（以下単にＣＬＫと記す
）とモード選択信号ＭＯＤＥ （以下単にＭＯＤＥと記
す）とを入力とする。
工５の入力をＭＯＤＥに接続し、出力をＮＡＩとＮＡ２
との入力に接続する。ＭＯＤＥをＮＡ３とＮＡ４との入
力に接続する。Ｉ６の入力をｃＬＫに接続し、出力をＮ
Ａ２とＮＡＤ４との入力の一方に接続する。
との入力に接続する。ＭＯＤＥをＮＡ３とＮＡ４との入
力に接続する。Ｉ６の入力をｃＬＫに接続し、出力をＮ
Ａ２とＮＡＤ４との入力の一方に接続する。
ＣＬＫをＮＡＩとＮＡ３との入力の一方に接続する。
ＮＡＩの出力を０４．Ｇ７のゲート、及びエフの入力に
接続し、Ｉ７の出力をＧ３のゲートに接続する。ＮＡ２
の出力をＧ２のゲートに接続する。ＮＡ３の出力をＧｌ
、Ｇ８のゲート、及び工８の入力に接続しＩ８の出力を
０５のゲートに接続する。ＮＡ４の出力をＧ６のゲート
に接続する。
接続し、Ｉ７の出力をＧ３のゲートに接続する。ＮＡ２
の出力をＧ２のゲートに接続する。ＮＡ３の出力をＧｌ
、Ｇ８のゲート、及び工８の入力に接続しＩ８の出力を
０５のゲートに接続する。ＮＡ４の出力をＧ６のゲート
に接続する。
その他のカスゲート接続された複数のＤ型フリップフロ
ップ回路ＦＦ２．ＦＦ３ （以下単にＦＦ２．ＦＦ３と
記す）の接続は、ＦＦＩにおけるＤＩ、ＱｌがＦＦ２で
はＱｌ、Ｇ２、ＦＦ３ではＧ２．Ｇ３と変更になるが他
は同様である。
ップ回路ＦＦ２．ＦＦ３ （以下単にＦＦ２．ＦＦ３と
記す）の接続は、ＦＦＩにおけるＤＩ、ＱｌがＦＦ２で
はＱｌ、Ｇ２、ＦＦ３ではＧ２．Ｇ３と変更になるが他
は同様である。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
タイミング図である。
タイミング図である。
ｔｏの時刻において、トランスファゲートＧｌ。
Ｇ４．Ｇ６．Ｇ７．Ｇ８がオンし、Ｇ２．Ｇ３゜Ｇ５が
オフしている。
オフしている。
Ｄｌがロウレベルからハイレベルに変化（外部から任意
）した場合、接点Ｎｌ、Ｎ２．Ｎ５Ｎ４は各々ハイレベ
ル、ロウレベル、ロウレベル、ハイレベルと変化するが
、接点Ｎ５．Ｎ６゜Ｎ７．Ｎ８はＧ３とＧ５とがオフの
為、時刻１０前のレベルを保持続ける。
）した場合、接点Ｎｌ、Ｎ２．Ｎ５Ｎ４は各々ハイレベ
ル、ロウレベル、ロウレベル、ハイレベルと変化するが
、接点Ｎ５．Ｎ６゜Ｎ７．Ｎ８はＧ３とＧ５とがオフの
為、時刻１０前のレベルを保持続ける。
ｔｌの時刻において、ＣＬＫがロウレベルからハイレベ
ルに変化すると、ｔｌの時刻からｔ２の時刻の間に、Ｇ
２．Ｇ３がオンし、Ｇ４．Ｇ７がオフする。Ｄｌのレベ
ルはＩＩ、Ｇｌ、Ｉ２Ｇ２の閉回路により保持される。
ルに変化すると、ｔｌの時刻からｔ２の時刻の間に、Ｇ
２．Ｇ３がオンし、Ｇ４．Ｇ７がオフする。Ｄｌのレベ
ルはＩＩ、Ｇｌ、Ｉ２Ｇ２の閉回路により保持される。
さらに接点Ｎ５はロウレベルに変化し、接点Ｎ６．Ｎ７
．Ｎ８は各々ハイレベル、ハイレベル、ロウレベルと変
化する。接点Ｎ７のレベルはＱｌに出力されハイレベル
となる。
．Ｎ８は各々ハイレベル、ハイレベル、ロウレベルと変
化する。接点Ｎ７のレベルはＱｌに出力されハイレベル
となる。
七３の時刻に、ＣＬＫがハイレベルからロウレベルに変
化すると、Ｇ４．Ｇ７がオンし、Ｇ２゜Ｇ３がオフする
。ｔｌの時刻に取り込んだＤｌのレベルはＩ３．Ｇ６．
Ｉ４．Ｇ４の閉回路により保持されｔ４の時刻にＣＬＫ
がロウレベルからハイレベルに変化し、ｔ５の時刻まで
に新たなデータが出力されるまで保持される。
化すると、Ｇ４．Ｇ７がオンし、Ｇ２゜Ｇ３がオフする
。ｔｌの時刻に取り込んだＤｌのレベルはＩ３．Ｇ６．
Ｉ４．Ｇ４の閉回路により保持されｔ４の時刻にＣＬＫ
がロウレベルからハイレベルに変化し、ｔ５の時刻まで
に新たなデータが出力されるまで保持される。
同様に、他のＤ型フリップフロップ回路ＦＦ２、ＦＦＢ
も動作する為、ｔｌの時刻に取り込んだＤｌのレベルは
ＣＬＫの立上りに同期してＱｌ。
も動作する為、ｔｌの時刻に取り込んだＤｌのレベルは
ＣＬＫの立上りに同期してＱｌ。
Ｇ２．Ｇ３と順次シフトされる。
ｔ６の時刻において、ＭＯＤＥがロウレベルからハイレ
ベルに変化すると、データのシフトする方向が逆転する
ことをｔｌの時刻〜ｔｌｏの時刻により説明する。
ベルに変化すると、データのシフトする方向が逆転する
ことをｔｌの時刻〜ｔｌｏの時刻により説明する。
ｔｌの時刻においてトランスファゲートＧ１゜Ｇ２．Ｇ
４．Ｇ７．Ｇ８はオンし、トランスファゲートＧ３．Ｇ
５．Ｇ６はオフしている。Ｑｌがハイレベルであるから
、接点Ｎ７．Ｎ８．Ｎ５゜Ｎ６は各部ハイレベル、ロウ
レベル、ロウレベル、ハイレベルとなっている。Ｇ５が
オフしたままの為、接点Ｎ３はハイレベルのままである
。
４．Ｇ７．Ｇ８はオンし、トランスファゲートＧ３．Ｇ
５．Ｇ６はオフしている。Ｑｌがハイレベルであるから
、接点Ｎ７．Ｎ８．Ｎ５゜Ｎ６は各部ハイレベル、ロウ
レベル、ロウレベル、ハイレベルとなっている。Ｇ５が
オフしたままの為、接点Ｎ３はハイレベルのままである
。
ｔ８の時刻において、ＣＬＫがロウレベルからハイレベ
ルに変化すると、ｔ８の時刻からｔ９の時刻の間に０５
．Ｇ６がオンし、Ｇｌ、Ｇ８がオフする。Ｑｌのレベル
はＩ３．Ｇ６．Ｉ４．Ｇ４の閉回路により保持される。
ルに変化すると、ｔ８の時刻からｔ９の時刻の間に０５
．Ｇ６がオンし、Ｇｌ、Ｇ８がオフする。Ｑｌのレベル
はＩ３．Ｇ６．Ｉ４．Ｇ４の閉回路により保持される。
さらに、接点Ｎ３はロウレベルに変化し、接点Ｎ４．Ｎ
ｌ、Ｎ２は各部ハイレベル、ハイレベル、ロウレベルと
変化する。接点Ｎ１のレベルはＤｌに出力されハイレベ
ルとなる。
ｌ、Ｎ２は各部ハイレベル、ハイレベル、ロウレベルと
変化する。接点Ｎ１のレベルはＤｌに出力されハイレベ
ルとなる。
ｔｌｏの時刻にＣＬＫがハイレベルからロウレベルに変
化すると、Ｇｌ、Ｇ８がオンしＧ５゜Ｇ６がオフする。
化すると、Ｇｌ、Ｇ８がオンしＧ５゜Ｇ６がオフする。
ｔ８の時刻に取り込んだＱｌのレベルはＩ １．Ｇｌ、
Ｉ２．Ｇ２の閉回路により保持されＣＬ Ｋがロウレベ
ルからハイレベルに変化し、新たなデータが出力される
まで保持される。
Ｉ２．Ｇ２の閉回路により保持されＣＬ Ｋがロウレベ
ルからハイレベルに変化し、新たなデータが出力される
まで保持される。
同様に他のＤ型フリップフロッ１回路ＦＦ２ＦＦＢも動
作する為、ｔ６の時刻のＧ３のレベルはＣＬＫの立上り
に同期して、Ｇ２．Ｑｌ、Ｄｉと順次シフトされる。
作する為、ｔ６の時刻のＧ３のレベルはＣＬＫの立上り
に同期して、Ｇ２．Ｑｌ、Ｄｉと順次シフトされる。
このように、モード選択信号ＭＯＤＥの切り換えにより
データシフトの方向を自由にコントロールする事ができ
る。又、本発明は他の同様なり型フリップフロップ回路
を用いた場合においても実現することができる。
データシフトの方向を自由にコントロールする事ができ
る。又、本発明は他の同様なり型フリップフロップ回路
を用いた場合においても実現することができる。
以上説明したように本発明は、コントロール回路により
各り型フリップフロップ回路の入力、出力の関係を切換
える構成とすることにより、データのシフト方向を両方
向とすることができるので、用途を拡大することができ
る効果がある。
各り型フリップフロップ回路の入力、出力の関係を切換
える構成とすることにより、データのシフト方向を両方
向とすることができるので、用途を拡大することができ
る効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図に
示された実施例の動作を説明するための各部信号のタイ
ミング図、第３図は従来のシフトレジスタの一例の回路
図、第４図は第３図に示されたシフトレジスタに使用さ
れるトランスファゲートの回路図、第５図は第３図に示
されたシフトレジスタの動作を説明するための各部信号
のタイミング図である。 １・・・コントロール回路、ＦＦＩ〜ＦＦ３．ＦＦ１１
〜ＦＦ１３・・・Ｄ型フリップフロップ回路、Ｇ１〜Ｇ
８．Ｇｌｌ〜Ｇ１４・・・トランスファゲート、工１〜
Ｉ８．Ｉｌｌ〜１１５・・・インバータ、ＮＡＩ〜ＮＡ
４・・・ＮＡＮＤゲート。
示された実施例の動作を説明するための各部信号のタイ
ミング図、第３図は従来のシフトレジスタの一例の回路
図、第４図は第３図に示されたシフトレジスタに使用さ
れるトランスファゲートの回路図、第５図は第３図に示
されたシフトレジスタの動作を説明するための各部信号
のタイミング図である。 １・・・コントロール回路、ＦＦＩ〜ＦＦ３．ＦＦ１１
〜ＦＦ１３・・・Ｄ型フリップフロップ回路、Ｇ１〜Ｇ
８．Ｇｌｌ〜Ｇ１４・・・トランスファゲート、工１〜
Ｉ８．Ｉｌｌ〜１１５・・・インバータ、ＮＡＩ〜ＮＡ
４・・・ＮＡＮＤゲート。
Claims (1)
- 第１〜第４のインバータと、第１〜第８のトランスフ
ァゲートとを備え、前記第１のインバータ、第１のトラ
ンスファゲート、第２のインバータ、第２のトランスフ
ァゲートの順序に接続して閉回路を形成し、前記第３の
トランスファゲート、第４のトランスファゲート、第５
のトランスファゲート、第１のトランスファゲートの順
序に接続して閉回路を形成し、前記第３のインバータ、
第６のトランスファゲート、第４のインバータ、第４の
トランスファゲートの順序に接続して閉回路を形成し、
前記第１のインバータと前記第２のトランスファゲート
との接点に前記第７のトランスファゲートの入出力の一
方を接続し、他方をデータの入出力部とし、前記第６の
トランスファゲートと前記第４のインバータとの接点に
前記第８のトランスファゲートの入出力の一方を接続し
、他方をデータの入出力部とする、互いにカスケード接
続された複数のＤ型フリップフロップ回路と、モード選
択信号を入力する第５のインバータ、この第５のインバ
ータの出力とクロック信号とを入力とする第１のＮＡＮ
Ｄ、前記クロック信号を入力する第６のインバータ、こ
の第６のインバータの出力とを前記第５のインバータの
出力と入力とする第２のＮＡＮＤゲート、前記モード選
択信号と前記クロック信号とを入力とする第３のＮＡＮ
Ｄゲート、前記モード選択信号と前記第６のインバータ
の出力とを入力とする第４のＮＡＮＤゲート、前記第１
のＮＡＮＤゲートの出力を入力する第７のインバータ、
及び前記第３のＮＡＮＤゲートの出力を入力する第８の
インバータを備え、前記第１のゲートの出力を前記各Ｄ
型フリップフロップ回路の第１、第４のトランスファゲ
ートの制御ゲートに接続し、前記第７のインバータの出
力を前記各Ｄ型フリップフロップ回路の第３のトランス
ファゲートの制御ゲートに接続し、前記第２のＮＡＮＤ
ゲートの出力をＤ型フリップフロップ回路の第２のトラ
ンスファゲートの制御ゲートに接続し、前記第３のＮＡ
ＮＤゲートの出力を前記各Ｄ型フリップフロップ回路の
第１、第８のトランスファゲートの制御ゲートに接続し
、前記第８のインバータの出力を前記各Ｄ型フリップフ
ロップ回路の第５のトランスファゲートの制御ゲートに
接続し、前記第４のＮＡＮＤゲートの出力を前記各Ｄ型
フリップフロップ回路の第６のトランスファゲートの制
御ゲートに接続するコントロール回路とを有することを
特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140396A JP2524404B2 (ja) | 1989-06-01 | 1989-06-01 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140396A JP2524404B2 (ja) | 1989-06-01 | 1989-06-01 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH035998A true JPH035998A (ja) | 1991-01-11 |
| JP2524404B2 JP2524404B2 (ja) | 1996-08-14 |
Family
ID=15267820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140396A Expired - Lifetime JP2524404B2 (ja) | 1989-06-01 | 1989-06-01 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2524404B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631289A2 (en) * | 1993-06-25 | 1994-12-28 | Sony Corporation | Bidirectional signal transmission network and bidirectional signal transfer shift register |
| US8525820B2 (en) * | 2005-06-20 | 2013-09-03 | Lg Display Co., Ltd. | Driving circuit, liquid crystal display device and method of driving the same |
-
1989
- 1989-06-01 JP JP1140396A patent/JP2524404B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631289A2 (en) * | 1993-06-25 | 1994-12-28 | Sony Corporation | Bidirectional signal transmission network and bidirectional signal transfer shift register |
| EP0631289A3 (en) * | 1993-06-25 | 1995-02-15 | Sony Corp | Bidirectional signal transmission network and bidirectional signal transfer shift register. |
| US8525820B2 (en) * | 2005-06-20 | 2013-09-03 | Lg Display Co., Ltd. | Driving circuit, liquid crystal display device and method of driving the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2524404B2 (ja) | 1996-08-14 |
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