JP2524404B2 - シフトレジスタ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフトレジスタに関し、特に所定の方向にデ
ータをシフトするシフトレジスタに関する。

〔従来の技術〕

従来、この種のシフトレジスタは、半導体記憶装置に
おけるシリアルアドレス発生器等に用いられ、その構成
はＤ型フリップフロップ回路をカスケード接続し、クロ
ック信号の入力に応じ入力データを一方向にシフトさせ
るものであり、その一例を第３図，第４図に示された回
路図、及び第５図に示されたタイミング図を用いて説明
する。

第３図はＤ型フリップフロップ回路をカスケード接続
した３ビットのシフトレジスタであり、この動作原理は
何ビットでも同様である。又、トランスファゲートG11
〜G14は第４図に示すように、Ｐ−MOS型トランジスタと
Ｎ−MOS型トランジスタの抱き合わせタイプであり、ク
ロック信号はハイレベルのときオンする。

Ｄ型フリップフロップ回路FE11（以下単にFF11と記
す）は、トランスファゲートG11〜G14（以下単にG11〜G
14と記す）とインバータI11〜I15（以下単にI11〜I15と
記す）とによる構成される。

G11は入出力の一方をデータ入力信号D11（以下単にD1
1と記す）に接続し、他方をI11の入力とG12とに接続す
る。I11の出力はI12の入力とG13とに接続され、I12の出
力はG12に接続され、I11,I12、G12の順序で閉回路を成
す。

G13の入出力の一方は、I13の入力とG14とに接続さ
れ、I13の出力は、I14の入力に接続され、かつ、出力Q1
1となる。I14の出力はG14の入出力の一方に接続され、I
13,I14,G14の順序で閉回路を成す。

クロック信号CLK（以下単にCLKと記す）は、G12,G13
のゲートに接続され、さらにI15の入力に接続され、I15
の出力はG11,G14のゲートに接続される。又、N11〜N16
は各々の接点である。

その他のカスケード接続された複数のＤ型フリップフ
ロップ回路FF12,FF13の接続は、FF11におけるD11,Q11が
FF12ではQ11,Q12、FF13ではQ12,Q13と各々変更になる
が、他は同様である。

第５図のタイミング図にこの回路の動作タイミングを
示す。

t10の時刻において、D11がロウレベルからハイレベル
に変化した場合、G11がオンしている為、接点N11はハイ
レベルに変化する。I11により接点N12はロウレベルに変
化し、I12により接点N13はハイレベルとなる。G13はオ
フしたままの為、接点N14はそのままのレベルを保持し
ている。

t11の時刻において、CLKがロウレベルからハイレベル
に変化すると、G12,G13がオンし、G11,G14がオフする。
その為、I11,I12,G12による閉回路で各々の接点N11,N1
2,N13のレベルが固定され、かつ、接点N12のロウレベル
により接点N14がロウレベルとなる。I13により接点N15
はハイレベルとなり、各素子の動作時間がある為、t12
の時刻にQ11がハイレベル出力となる。

t13の時刻において、CLKがロウレベルに変化すると、
G11、G14がオンしG12,G13はオフする。その為、I13,I1
4,G14による閉回路で各々の接点N14,N15,N16のレベルが
固定される。

t14の時刻において、D11がハイレベルからロウレベル
に変化すると、接点N11,N12,N13は各々ロウレベル，ハ
イレベル，ロウレベルに変化する。

t15の時刻において、CLKがハイレベルに変化すると、
G12,G13がオンし、G11,G14がオフすると、接点N11,N12,
N13のレベルは固定され、さらに接点N14,N15は各々ハイ
レベル、ロウレベルと変化する。

すなわち、１組のＤ−FF回路がCLKのロウレベル期間
において、データを取り込み、ハイレベルへの変化でデ
ータを出力するという動作を行うのである。

よって、t11の時刻にCLKの立上りによりt12の時刻に
ハイとなったQ11のレベルは、t15の時刻のCLKの立上り
によりt16の時刻にQ12にシフトされ、さらにt17の時刻
のCLKの立上りによりt18の時刻にQ13にシフトされるこ
とになる。

以上のようにこのシフトレジスタはクロック信号に同
期して、データを一方向に順次シフトすることが出来
る。

〔発明が解決しようとする課題〕

上述した従来のシフトレジスタは、クロック信号のみ
で動作する為、データシフトの方向が一方向に限られて
しまい用途が限られてしまうという欠点がある。

本発明の目的は、データシフトの方向を双方向にする
ことにより用途を拡大できるシフトレジスタを提供する
ことにある。

〔課題を解決するための手段〕

本発明のシフトレジスタは、第１〜第４のインバータ
と、第１〜第８のトランスファゲートとを備え、前記第
１のインバータ，第１のトランスファゲート，第２のイ
ンバータ，第２のトランスファゲートの順序に接続して
閉回路を形成し、前記第３のトランスファゲート，第４
のトランスファゲート，第５のトランスファゲート，第
１のトランスファゲートの順序に接続して閉回路を形成
し、前記第３のインバータ，第６のトランスファゲー
ト，第４のインバータ，第４のトランスファゲートの順
序に接続して閉回路を形成し、前記第１のインバータと
前記第２のトランスファゲートとの接点に前記第７のト
ランスファゲートの入出力の一方を接続し、他方をデー
タの入出力部とし、前記第６のトランスファゲートと前
記第４のインバータとの接点に前記第８のトランスファ
ゲートの入出力の一方を接続し、他方をデータの入出力
部とする、互いにカスケード接続された複数のＤ型フリ
ップフロップ回路と、モード選択信号を入力する第５の
インバータ、この第５のインバータの出力とクロック信
号とを入力とする第１のNANDゲート、前記クロック信号
を入力する第６のインバータ、この第６のインバータの
出力と前記第５のインバータの出力とを入力とする第２
のNANDゲート、前記モード選択信号と前記クロック信号
とを入力とする第３のNANDゲート、前記モード選択信号
と前記第６のインバータの出力とを入力とする第４のNA
NDゲート、前記第１のNANDゲートの出力を入力する第７
のインバータ、及び前記第３のNANDゲートの出力を入力
する第８のインバータを備え、前記第１のNANDゲートの
出力を前記各Ｄ型フリップフロップ回路の第7,第４のト
ランスファゲートの制御ゲートに接続し、前記第７のイ
ンバータの出力を前記各Ｄ型フリップフロップ回路の第
３のトランスファゲートの制御ゲートに接続し、前記第
２のNANDゲートの出力を前記各Ｄ型フリップフロップ回
路の第２のトランスファゲートの制御ゲートに接続し、
前記第３のNANDゲートの出力を前記各Ｄ型フリップフロ
ップ回路の第1,第８のトランスファゲートの制御ゲート
に接続し、前記第８のインバータの出力を前記各Ｄ型フ
リップフロップ回路の第５のトランスファゲートの制御
ゲートに接続し、前記第４のNANDゲートの出力を前記各
Ｄ型フリップフロップ回路の第６のトランスファゲート
の制御ゲートに接続するコントロール回路とを有してい
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の回路図である。なお、こ
の実施例で用いるトランスファゲートG1〜G8は第４図に
示されたＰ−MOS型トランジスタとＮ−MOS型トランジス
タの抱き合せタイプであり、クロック信号がハイレベル
のときオンする。

この実施例は、複数のカスケード接続されたＤ型フリ
ップフロップ回路FF1〜FF3と、これらＤ型フリップフロ
ップ回路FF1〜FF3を制御するコントロール回路１とによ
り構成される。

Ｄ型フリップフロップ回路FF1（以下単にFF1と記す）
は、トランスファゲートG1〜G8（以下単にG1〜G8と記
す）と、インバータI1〜I4（以下単にI1〜I4と記す）と
による構成される。

I1は入力をG7に接続し、出力をG1とG3とに接続する。
G1の入出力の一方はI2の入力とG5とに接続され、I2の出
力はG2に接続する。よってI1,G1,I2,G2の順序で閉回路
を成す。

G3の入出力の一方はI3の入力とG4とに接続され、G4の
入出力の一方はG5とI4の出力とに接続される。よって、
G3,G4,G5,G1の順序で閉回路を成す。

I3の出力はG6に接続され、G6の入出力の一方はI4の入
力とG8とに接続される。よって、I3,G6,I4,G4の順序で
閉回路を成す。

G7の入出力の一方はデータ入出力信号D1（以下単にD1
と記す）に接続され、G8の入出力の一方はデータ入出力
信号Q1（以下単にQ1と記す）に接続される。又、N1〜N8
は各々の接点である。

コントロール回路１は、インバータI5〜I8（以下単に
I5〜I8と記す）と、２入力のNANDゲートN1〜NA4（以下
単NA1〜NA4と記す）とにより構成され、クロック信号CL
K（以下単にCLKと記す）とモード選択信号MODE（以下単
にMODEと記す）とを入力とする。

I5の入力をMODEに接続し、出力をNA1とNA2との入力に
接続する。MODEをNA3とNA4との入力に接続する。I6の入
力をCLKに接続し、出力をNA2とNAD4との入力の一方に接
続する。

CLKをNA1とNA3との入力の一方に接続する。

NA1の出力をG4,G7のゲート、及び17の入力に接続し、
I7の出力をG3のゲートに接続する。NA2の出力をG2のゲ
ートに接続する。NA3の出力をG1,G8のゲート、及びI8の
入力に接続しI8の出力をG5のゲートに接続する。NA4の
出力をG6のゲートに接続する。

その他のカスゲート接続された複数のＤ型フリップフ
ロップ回路FF2,FF3（以下単にFF2,FF3と記す）の接続
は、FF1におけるD1,Q1がFF2はQ1,Q2、FF3ではQ2,Q3と変
更になるが他は同様である。

次に、この実施例の動作について説明する。

第２図はこの実施例の動作を説明するための各部信号
のタイミング図である。

t0の時刻において、トランスファゲートG1,G4,G6,G7,
G8がオンし、G2,G3,G5がオフしている。

D1がロウレベルからハイレベルに変化（外部から任
意）した場合、接点N1,N2,N3,N4は各々ハイレベル，ロ
ウレベル，ロウレベル，ハイレベルと変化するが、接点
N5,N6,N7,N8はG3とG5とがオフの為、時刻t0前のレベル
を保持続ける。

t1の時刻において、CLKがロウレベルからハイレベル
に変化すると、t1の時刻からt2の時刻の間に、G2,G3が
オンし、G4,G7がオフする。D1のレベルはI1,G1,I2,G2の
閉回路により保持される。さらに接点N5はロウレベルに
変化し、接点N6,N7,N8は各々ハイレベル，ハイレベル，
ロウレベルと変化する。接点N7のレベルはQ1に出力され
ハイレベルとなる。

t3の時刻に、CLKがハイレベルからロウレベルに変化
すると、G4,G7がオンし、G2,G3がオフする。t1の時刻に
取り込んだD1のレベルはI3,G6,I4,G4の閉回路により保
持されt4の時刻にCLKがロウレベルからハイレベルに変
化し、t5の時刻までに新たなデータが出力されるまで保
持される。

同様に、他のＤ型フリップフロップ回路FF2,FF3も動
作する為、t1の時刻に取り込んだD1のレベルはCLKの立
上りに同期してQ1,Q2,Q3と順次シフトされる。

t6の時刻において、MODEがロウレベルからハイレベル
に変化すると、データのシフトする方向が逆転すること
をt7の時刻〜t10の時刻により説明する。

t7の時刻においてトランスファゲートG1,G2,G4,G7,G8
はオンし、トランスファゲートG3,G5,G6はオフしてい
る。Q1がハイレベルであるから、接点N7,N8,N5,N6は各
部ハイレベル，ロウレベル，ロウレベル，ハイレベルと
なっている。G5がオフしたままの為、接点N3はハイレベ
ルのままである。

t8の時刻において、CLKがロウレベルからハイレベル
に変化すると、t8の時刻からt9の時刻の間にG5,G6がオ
ンし、G1,G8がオフする。Q1のレベルはI3,G6,I4,G4の閉
回路により保持される。さらに、接点N3はロウレベルに
変化し、接点N4,N1,N2は各部ハイレベル，ハイレベル，
ロウレベルと変化する。接点N1のレベルはD1に出力され
ハイレベルとなる。

t10の時刻にCLKがハイレベルからロウレベルに変化す
ると、G1,G8がオンしG5,G6がオフする。t8の時刻に取り
込んだQ1のレベルはI1,G1,I2,G2の閉回路により保持さ
れCLKがロウレベルからハイレベルに変化し、新たなデ
ータが出力されるまで保持される。

同様に他のＤ型フリップフロップ回路FF2,FF3も動作
する為、t6の時刻のQ3のレベルはCLKの立上りに同期し
て、Q2,Q1,D1と順次シフトされる。

このように、モード選択信号MODEの切り換えによりデ
ータシフトの方向を自由にコントロールする事ができ
る。又、本発明は他の同様なＤ型フリップフロップ回路
を用いた場合においても実現することができる。

〔発明の効果〕

以上説明したように本発明は、コントロール回路によ
り各Ｄ型フリップフロップ回路の入力，出力の関係を切
換える構成とすることにより、データのシフト方向を両
方向とすることができるので、用途を拡大することがで
きる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図に
示された実施例の動作を説明するための各部信号のタイ
ミング図、第３図は従来のシフトレジスタの一例の回路
図、第４図は第３図に示されたシフトレジスタに使用さ
れるトランスファゲートの回路図、第５図は第３図に示
されたシフトレジスタの動作を説明するための各部信号
のタイミング図である。 １……コントロール回路、FF1〜FF3,FF11〜FF13……Ｄ
型フリップフロップ回路、G1〜G8,G11〜G14……トラン
スファゲート、I1〜I8,I11〜I15……インバータ、NA1〜
NA4……NANDゲート。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１〜第４のインバータと、第１〜第８の
   トランスファゲートとを備え、前記第１のインバータ，
   第１のトランスファゲート，第２のインバータ，第２の
   トランスファゲートの順序に接続して閉回路を形成し、
   前記第３のトランスファゲート，第４のトランスファゲ
   ート，第５のトランスファゲート，第１のトランスファ
   ゲートの順序に接続して閉回路を形成し、前記第３のイ
   ンバータ，第６のトランスファゲート，第４のインバー
   タ，第４のトランスファゲートの順序に接続して閉回路
   を形成し、前記第１のインバータと前記第２のトランス
   ファゲートとの接点に前記第７のトランスファゲートの
   入出力の一方を接続し、他方をデータの入出力部とし、
   前記第６のトランスファゲートと前記第４のイバータと
   の接点に前記第８のトランスファゲートの入出力の一方
   を接続し、他方をデータの入出力部とする、互いにカス
   ケード接続された複数のＤ型フリップフロップ回路と、
   モード選択信号を入力する第５のインバータ、この第５
   のインバータの出力とクロック信号とを入力とする第１
   のNANDゲート、前記クロック信号を入力する第６のイン
   バータ、この第６のインバータの出力と前記第５のイン
   バータの出力とを入力とする第２のNANDゲート、前記モ
   ード選択信号と前記クロック信号とを入力とする第３の
   NANDゲート、前記モード選択信号と前記第６のインバー
   タの出力とを入力とする第４のNANDゲート、前記第１の
   NANDゲートの出力を入力する第７のインバータ、及び前
   記第３のNANDゲートの出力を入力する第８のインバータ
   を備え、前記第１のNANDゲートの出力を前記各Ｄ型フリ
   ップフロップ回路の第7,第４のトランスファゲートの制
   御ゲートに接続し、前記第７のインバータの出力を前記
   各Ｄ型フリップフロップ回路の第３のトランスファゲー
   トの制御ゲートに接続し、前記第２のNANDゲートの出力
   を前記各Ｄ型フリップフロップ回路の第２のトランスフ
   ァゲートの制御ゲートに接続し、前記第３のNANDゲート
   の出力を前記各Ｄ型フリップフロップ回路の第1,第８の
   トランスファゲートの制御ゲートに接続し、前記第８の
   インバータの出力を前記各Ｄ型フリップフロップ回路の
   第５のトランスファゲートの制御ゲートに接続し、前記
   第４のNANDゲートの出力を前記各Ｄ型フリップフロップ
   回路の第６のトランスファゲートの制御ゲートに接続す
   るコントロール回路とを有することを特徴とするシフト
   レジスタ。