JPS61101124A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61101124A JPS61101124A JP59222201A JP22220184A JPS61101124A JP S61101124 A JPS61101124 A JP S61101124A JP 59222201 A JP59222201 A JP 59222201A JP 22220184 A JP22220184 A JP 22220184A JP S61101124 A JPS61101124 A JP S61101124A
- Authority
- JP
- Japan
- Prior art keywords
- array
- signal
- circuit
- precharge
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、アンド（ＡＮＤ）アレイとオア（ＯＲ）アレイから
なるＰＬＡ（プログラマブル・ロジック・アレイ）から
なるマイクロプログラム制御回路を含む半導体集積回路
装置に利用して有効な技術に関するものである。
ば、アンド（ＡＮＤ）アレイとオア（ＯＲ）アレイから
なるＰＬＡ（プログラマブル・ロジック・アレイ）から
なるマイクロプログラム制御回路を含む半導体集積回路
装置に利用して有効な技術に関するものである。
マイクロプロセッサ等のようなディジタル情ｆ８処理装
置において採用されているマイクロプログ−ラム制御で
は、その情報処理がハードワイヤドロシックに代え、静
的機能ユニットの選択制御及び順序制御を行うマイクロ
命令により実現される。
置において採用されているマイクロプログ−ラム制御で
は、その情報処理がハードワイヤドロシックに代え、静
的機能ユニットの選択制御及び順序制御を行うマイクロ
命令により実現される。
すなわち、特定のプログラム命令語に対してどの静的ユ
ニットをいつどのような制御順序で機能させるかをマイ
クロ命令により実現する。このようなマイクロ命令は、
アンドアレイとオアアレイからなるＰＬＡによって形成
される。
ニットをいつどのような制御順序で機能させるかをマイ
クロ命令により実現する。このようなマイクロ命令は、
アンドアレイとオアアレイからなるＰＬＡによって形成
される。
上記アンドアレイとオアアレイとをダイナミック型論理
回路で構成する場合、通常２相のクロック信号が必要に
される。これを１相のクロック信号により動作させると
回路の簡素化を図ることができる。ここで、多段の順序
論理回路として、１相のクロック信号により動作させる
ものが、特開昭５４−８９５５８号公報によって公知で
ある。
回路で構成する場合、通常２相のクロック信号が必要に
される。これを１相のクロック信号により動作させると
回路の簡素化を図ることができる。ここで、多段の順序
論理回路として、１相のクロック信号により動作させる
ものが、特開昭５４−８９５５８号公報によって公知で
ある。
この公報の回路では、クロック信号の半周期に多段回路
を一斉にプリチャージさせ、残り半周期を利用して各回
路を一斉に動作状態にさせるものである。このようなり
ロック制御方式では、多段回路での信号伝播遅延時間が
比較的大きくなるので、クロック信号の周波数をあまり
高くできない、言い換えるならば、動作速度を速くでき
ないという問題がある。特に、上記のようなアンドアレ
イとオアアレイにあっては、多数の記憶ＭＯ３ＦＥＴが
接続されるので、出力容量（寄生容量）の容量値が比較
的大きくされる。これによって、上記信号伝播遅延時間
が比較的大きくされるから、上記クロック制御方式は不
向きなものになる。
を一斉にプリチャージさせ、残り半周期を利用して各回
路を一斉に動作状態にさせるものである。このようなり
ロック制御方式では、多段回路での信号伝播遅延時間が
比較的大きくなるので、クロック信号の周波数をあまり
高くできない、言い換えるならば、動作速度を速くでき
ないという問題がある。特に、上記のようなアンドアレ
イとオアアレイにあっては、多数の記憶ＭＯ３ＦＥＴが
接続されるので、出力容量（寄生容量）の容量値が比較
的大きくされる。これによって、上記信号伝播遅延時間
が比較的大きくされるから、上記クロック制御方式は不
向きなものになる。
なお、７マイクロプログラム制御方式については、１９
第１年６月３０日に■朝倉書店から発行された「集積回
路応用ハンドブ；・り」のＰ、４４６〜Ｐ、４５Ｑに記
載されている。
第１年６月３０日に■朝倉書店から発行された「集積回
路応用ハンドブ；・り」のＰ、４４６〜Ｐ、４５Ｑに記
載されている。
この発明の目的は、？ｆＪ蜆な回路構成によって、動作
の高ｊｔ化を図ったマイクロプログラム方式のディジタ
ル回路を含む半導体集積回路装置を提供することにある
。
の高ｊｔ化を図ったマイクロプログラム方式のディジタ
ル回路を含む半導体集積回路装置を提供することにある
。
この発明の前記ならびにその他の目的と？ｌ′Ｔ場な特
徴は、この明細書の記述お、よび添付図面から明らかに
なるである・）つ 〔発明の概要〕 本願において開示される発明のうち代表的なものの、用
要を溜＄に説明す机ば、下記の通りである。
徴は、この明細書の記述お、よび添付図面から明らかに
なるである・）つ 〔発明の概要〕 本願において開示される発明のうち代表的なものの、用
要を溜＄に説明す机ば、下記の通りである。
すなわち、横型のＲＯＭにより構成されたアンドアレイ
出力信号を受けてレベル保持を行う記憶回路を介在させ
て、上記アンドアレイの読み出し期間にプリチャージが
行われ、プリチャージ期間に上記記憶情報を受けてその
読み出しを行う横型のＲＯＭによりオアアレイを設ける
ものである。
出力信号を受けてレベル保持を行う記憶回路を介在させ
て、上記アンドアレイの読み出し期間にプリチャージが
行われ、プリチャージ期間に上記記憶情報を受けてその
読み出しを行う横型のＲＯＭによりオアアレイを設ける
ものである。
〔実施例１〕
第１図には、この発明に係るＰＬＡの一実施例の回路図
が示されている。同図の各回路素子は、公知のＣＭＯ３
（相補型ＭＯ３）ｉ積回路の製造技術によって、１個の
単結晶シリコンのような半導体基板上において形成され
る。同図において、ソース・ドレイン間に直線が付加さ
れたＭＯＳＦＥＴはＰチャンネル型である。
が示されている。同図の各回路素子は、公知のＣＭＯ３
（相補型ＭＯ３）ｉ積回路の製造技術によって、１個の
単結晶シリコンのような半導体基板上において形成され
る。同図において、ソース・ドレイン間に直線が付加さ
れたＭＯＳＦＥＴはＰチャンネル型である。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭ Ｏ
Ｓ Ｆ Ｅ Ｔは、かかる半導体基板表面に形成された
ソース領域、ドレイン領域及びソース領域とドレイン領
域との間の半導体基板表面に薄い厚さのゲート絶縁膜を
介して形成されたポリシリコンからなるようなゲート型
出から構成される。ＰチャンネルＭＯ３ＦＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。
からなる半導体基板に形成される。ＮチャンネルＭ Ｏ
Ｓ Ｆ Ｅ Ｔは、かかる半導体基板表面に形成された
ソース領域、ドレイン領域及びソース領域とドレイン領
域との間の半導体基板表面に薄い厚さのゲート絶縁膜を
介して形成されたポリシリコンからなるようなゲート型
出から構成される。ＰチャンネルＭＯ３ＦＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。
これによって、半導体基板は、その上に形成された複数
のＮチ？ンネルＭ ＯＳ Ｆ Ｅ Ｔの共通の基板ゲー
ｉ・を構成する。Ｎ型ウェル領域は、その上に形成され
たＰチャンネルＭ ＯＳ Ｆ Ｅ ’１’、／）ｉｌ’
ｌ’ −トを構成する。
のＮチ？ンネルＭ ＯＳ Ｆ Ｅ Ｔの共通の基板ゲー
ｉ・を構成する。Ｎ型ウェル領域は、その上に形成され
たＰチャンネルＭ ＯＳ Ｆ Ｅ ’１’、／）ｉｌ’
ｌ’ −トを構成する。
同図において点線で示り、たアンドアレイＡＮＤは、横
型ＲＯＭにより構成される。アンドアレイＡ Ｎ Ｄは
、縦方向にワード線が配置され、横方向にデータ（ピン
ト）線が配置される。こ４′Ｌらのワード線とデータδ
にとの交点に、記１慮ｔｉ報に従って記憶用ＭＯ５ＦＥ
Ｔが選択的に形成される。上記記↑息用Ｍ ＯＳ Ｆ
Ｅ Ｔは、ＮチャンネルＭＯｓＦＥＴにより構成され、
そのゲートは上記ワード線に結合される。記憶用ＭＯＳ
Ｆ ＥＴのドレインは、データ線に結合され、ソース
は回路の接地電位点に結合される。上記記憶用Ｍ ＯＳ
Ｆ Ｅ ′１’は、データ線に対して横方向（並列形
ｆｔ）にされるので、横型ＲＯＭと呼ばれる。上記各デ
ータ線には、クロック信号φ２によって制御されるＰチ
ヤンネル型のプリチャージＭＯＳＦＥＴＱＩ〜Ｑ３が設
けられる。
型ＲＯＭにより構成される。アンドアレイＡ Ｎ Ｄは
、縦方向にワード線が配置され、横方向にデータ（ピン
ト）線が配置される。こ４′Ｌらのワード線とデータδ
にとの交点に、記１慮ｔｉ報に従って記憶用ＭＯ５ＦＥ
Ｔが選択的に形成される。上記記↑息用Ｍ ＯＳ Ｆ
Ｅ Ｔは、ＮチャンネルＭＯｓＦＥＴにより構成され、
そのゲートは上記ワード線に結合される。記憶用ＭＯＳ
Ｆ ＥＴのドレインは、データ線に結合され、ソース
は回路の接地電位点に結合される。上記記憶用Ｍ ＯＳ
Ｆ Ｅ ′１’は、データ線に対して横方向（並列形
ｆｔ）にされるので、横型ＲＯＭと呼ばれる。上記各デ
ータ線には、クロック信号φ２によって制御されるＰチ
ヤンネル型のプリチャージＭＯＳＦＥＴＱＩ〜Ｑ３が設
けられる。
また、各ワード線には、ノアゲート回路０１〜Ｇ；３を
介して入力信号Ｄｉｎが供給される。これらのノアゲー
ト回路０１〜Ｇ３は、クロック信号７１によってゲート
制御が行われる。このアンドアレイＡＮＤは、上記横型
ＲＯＭを用いて論理積信号を形成するため、ロウレベル
を論理“０”とする負論理構成とされる。上記ノアゲー
ト回路０１〜Ｇ３は、入力信号Ｄｉｎを反転させるので
、入力端子から見れば、ハイレベルを論理“１”にした
のと等価にできる。
介して入力信号Ｄｉｎが供給される。これらのノアゲー
ト回路０１〜Ｇ３は、クロック信号７１によってゲート
制御が行われる。このアンドアレイＡＮＤは、上記横型
ＲＯＭを用いて論理積信号を形成するため、ロウレベル
を論理“０”とする負論理構成とされる。上記ノアゲー
ト回路０１〜Ｇ３は、入力信号Ｄｉｎを反転させるので
、入力端子から見れば、ハイレベルを論理“１”にした
のと等価にできる。
上記アンドアレイＡＮＤの出力である各データ線は、そ
れぞれクロック信号φ１によって動作制御が行われるク
ロックドインバータ回路ＩＶＩ〜ＩＶ３の入力に供給さ
れる。これらのクロックドインバータ回路ＩＶＩ〜ＩＶ
３の出力は、ノアゲート回路０４〜Ｇ６の一方の入力に
供給される。
れぞれクロック信号φ１によって動作制御が行われるク
ロックドインバータ回路ＩＶＩ〜ＩＶ３の入力に供給さ
れる。これらのクロックドインバータ回路ＩＶＩ〜ＩＶ
３の出力は、ノアゲート回路０４〜Ｇ６の一方の入力に
供給される。
これらのノアゲート回路０４〜Ｇ６の他方の入力には、
クロック信号φ２が共通に供給される。これらのクロッ
クドインバータ回路ＩＶＩ〜ＩＶ３とノアゲート回路０
４〜Ｇ６は、記憶回路を構成する。すなわち、ノアゲー
ト回路０４〜Ｇ６の一方の入力容量を利用して、上記ア
ンドアレイＡＮＤの出力信号レベルを一時的に記憶する
。
クロック信号φ２が共通に供給される。これらのクロッ
クドインバータ回路ＩＶＩ〜ＩＶ３とノアゲート回路０
４〜Ｇ６は、記憶回路を構成する。すなわち、ノアゲー
ト回路０４〜Ｇ６の一方の入力容量を利用して、上記ア
ンドアレイＡＮＤの出力信号レベルを一時的に記憶する
。
同図に点線で示すようにオアアレイＯＲは、上記同様な
横型ＲＯＭにより構成される。すなわち、横方向にはワ
ード線が配置され、縦方向にはデータ線が配置され、そ
れぞれの交点に記憶情報に従った記憶用ＭＯ５ＦＥＴが
設けられる。上記オアアレイＯＲの各データ線には、そ
れぞれクロック信号φ１を受けるＰチャンネル型のプリ
チャージＭＯＳＦＥＴＱ４〜Ｑ６が設けられる。
横型ＲＯＭにより構成される。すなわち、横方向にはワ
ード線が配置され、縦方向にはデータ線が配置され、そ
れぞれの交点に記憶情報に従った記憶用ＭＯ５ＦＥＴが
設けられる。上記オアアレイＯＲの各データ線には、そ
れぞれクロック信号φ１を受けるＰチャンネル型のプリ
チャージＭＯＳＦＥＴＱ４〜Ｑ６が設けられる。
この実施例では、上記記憶回路として２段の反転回路を
用いているので、アンドアレイＡＮＤの出力が同相でオ
アアレイＯＲに入力される。言い換えれば、アンドアレ
イＡＮＤにより１つの選択されたハイレベルの出力が入
力としてオアアレイＯＲに供給される。したがって、オ
アアレイＯＲは、ハイレベルを論理“１”とする正論理
構成にされる。なお、このオアアレイＯＲは、ノア（Ｎ
ＯＲ）ゲート回路を構成するが、その出力にクロック信
号φ２によって動作制御が行われるクロ。
用いているので、アンドアレイＡＮＤの出力が同相でオ
アアレイＯＲに入力される。言い換えれば、アンドアレ
イＡＮＤにより１つの選択されたハイレベルの出力が入
力としてオアアレイＯＲに供給される。したがって、オ
アアレイＯＲは、ハイレベルを論理“１”とする正論理
構成にされる。なお、このオアアレイＯＲは、ノア（Ｎ
ＯＲ）ゲート回路を構成するが、その出力にクロック信
号φ２によって動作制御が行われるクロ。
クドインハータ回路ＩＶ４〜ＩＶ６が設けられるので、
オア出力信号Ｄｏｕｔを形成する。
オア出力信号Ｄｏｕｔを形成する。
この実施例では、形式的には上記２つのクロック信号φ
１とφ２とを用いているが、後述する動作説明から明ら
かなように、実質的には１つのクロック信号によって動
作する。
１とφ２とを用いているが、後述する動作説明から明ら
かなように、実質的には１つのクロック信号によって動
作する。
第２図には、上記ＰＬＡの動作の一例を示すタイミング
図が示されている。
図が示されている。
クロック信号φ１がハイレベルの時、クロック信号φ２
は上記クロック信号φ１とは逆相のロウレベルにされる
。なお、この実施例では、特に制限されないが、１つの
クロック信号の論理的な信号処理によって、上記圧いに
逆相のクロック信号φｌとφ２の変化タイミングが重な
り合うことの無いように微少時間差を設けている。
は上記クロック信号φ１とは逆相のロウレベルにされる
。なお、この実施例では、特に制限されないが、１つの
クロック信号の論理的な信号処理によって、上記圧いに
逆相のクロック信号φｌとφ２の変化タイミングが重な
り合うことの無いように微少時間差を設けている。
上記クロック信号φ１のハイレベルの期間に、その反転
信号φ１のロウレベルによってノアゲート回路０１〜Ｇ
３が開き、入力信号ＤｉｎをアンドアレイＡＮＤのワー
ド線に伝える。例えば、上記入力信号Ｄｉｎのハイレベ
ルにより１つのワード線の信号Ａはロウレベルにされる
。この時、クロック（’Ｒ％φ２のロウレベルによって
、その反転信号φ２がハイレベルにされるからプリチャ
ージＭＯＳＦＥＴＱＩ〜Ｑ３はオフ状態にされる。した
がって、このタイミングでは、アンドアレイＡＮＤの読
み出し動作が行われ、選択された１つのデータ線の信号
Ｂは、上記クロック信号φ１のハイレベルによって動作
状態にされたクロックドインバータ回路ＩＶＩ〜ＩＶ３
を介してノアゲート回路Ｇ４の入力容量に伝えられる。
信号φ１のロウレベルによってノアゲート回路０１〜Ｇ
３が開き、入力信号ＤｉｎをアンドアレイＡＮＤのワー
ド線に伝える。例えば、上記入力信号Ｄｉｎのハイレベ
ルにより１つのワード線の信号Ａはロウレベルにされる
。この時、クロック（’Ｒ％φ２のロウレベルによって
、その反転信号φ２がハイレベルにされるからプリチャ
ージＭＯＳＦＥＴＱＩ〜Ｑ３はオフ状態にされる。した
がって、このタイミングでは、アンドアレイＡＮＤの読
み出し動作が行われ、選択された１つのデータ線の信号
Ｂは、上記クロック信号φ１のハイレベルによって動作
状態にされたクロックドインバータ回路ＩＶＩ〜ＩＶ３
を介してノアゲート回路Ｇ４の入力容量に伝えられる。
他のデータ線は、上記入力信号Ｄｉｎのビットパターン
に従ったいずれかの記憶用ＭＯ３ＦＥＴのオン状態によ
ってロウレベルにされ、上記同様にノアゲート回路Ｇ５
゜Ｇ６の入力容量に伝えられる（図示せず）。
に従ったいずれかの記憶用ＭＯ３ＦＥＴのオン状態によ
ってロウレベルにされ、上記同様にノアゲート回路Ｇ５
゜Ｇ６の入力容量に伝えられる（図示せず）。
また、この時にオアアレイＯＲは、タイミング信号φ１
のハイレベルによりその反転信号φ１がロウレベルにさ
れるから、プリチャージＭＯＳＦＥＴＱ４〜Ｑ６はオン
状態になって各データ線を信号りのようにハイレベルに
プリチャージする。
のハイレベルによりその反転信号φ１がロウレベルにさ
れるから、プリチャージＭＯＳＦＥＴＱ４〜Ｑ６はオン
状態になって各データ線を信号りのようにハイレベルに
プリチャージする。
この時、反転信号φ２のハイレベルによって、ノアゲー
ト回路０４〜Ｇ６は、ゲートを閉じてその出力をロウレ
ベルにする。したがって、オアアレイＯＲの全ワード線
は、信号Ｃのようにロウレベルにされるから全記憶用Ｍ
Ｏ３ＦＥＴがオフ状態にされて、上記プリチャージ動作
が行われる。
ト回路０４〜Ｇ６は、ゲートを閉じてその出力をロウレ
ベルにする。したがって、オアアレイＯＲの全ワード線
は、信号Ｃのようにロウレベルにされるから全記憶用Ｍ
Ｏ３ＦＥＴがオフ状態にされて、上記プリチャージ動作
が行われる。
また、クロック信号φ２のロウレベルによって、出力用
のクロックドインバータ回路ＩＶ４〜ＩＶ６は、非動作
状態にされて出力をハイインピーダンス状態にする。
のクロックドインバータ回路ＩＶ４〜ＩＶ６は、非動作
状態にされて出力をハイインピーダンス状態にする。
次に、クロック信号φ１がハイレベルからロウレベルに
変化すると、その反転信号φｌがロウレベルからハイレ
ベルに変化するので、上記ノアゲート回路０１〜Ｇ３を
閉じさせζ、アンドアレイＡＮＤの全ワード線をロウレ
ベルにする。これにより、全記憶用ＭＯＳＦＥＴがオフ
状態にされる。
変化すると、その反転信号φｌがロウレベルからハイレ
ベルに変化するので、上記ノアゲート回路０１〜Ｇ３を
閉じさせζ、アンドアレイＡＮＤの全ワード線をロウレ
ベルにする。これにより、全記憶用ＭＯＳＦＥＴがオフ
状態にされる。
上記時間差により、続いて反転信号７２がハイレベルか
らロウレベルに変化して、プリチャージＭＯＳＦＥＴＱ
Ｉ〜Ｑ３がオン状態にされる。これにより、アンドアレ
イＡＮＤのプリチャージが開始される。上記のようなり
ロック信号φ１とφ２との時間差の設定によって、プリ
チャージＭＯ３ＦＥＴとオフ状態に切り替えられる前の
記憶用ＭＯ３ＦＥＴを通して流れる直流電流の発生を防
止する。上記クロック信号φ１のロウレベルによって、
クロックドインバータ回路ＩＶＩ〜ＩＶ３は、非動作状
態にされ、その出力をハイインピーダンス状態にする。
らロウレベルに変化して、プリチャージＭＯＳＦＥＴＱ
Ｉ〜Ｑ３がオン状態にされる。これにより、アンドアレ
イＡＮＤのプリチャージが開始される。上記のようなり
ロック信号φ１とφ２との時間差の設定によって、プリ
チャージＭＯ３ＦＥＴとオフ状態に切り替えられる前の
記憶用ＭＯ３ＦＥＴを通して流れる直流電流の発生を防
止する。上記クロック信号φ１のロウレベルによって、
クロックドインバータ回路ＩＶＩ〜ＩＶ３は、非動作状
態にされ、その出力をハイインピーダンス状態にする。
これにより、上記アンドアレイＡＮＤの出力信号は、上
記ノアゲート回路０４〜Ｇ６の入力容量に保持されたま
まとなる。
記ノアゲート回路０４〜Ｇ６の入力容量に保持されたま
まとなる。
上記反転信号φ１のハイレベルへの変化により、オアア
レイＯＲのプリチャージＭＯＳＦＥＴＱ４〜Ｑ６はオフ
状態にされる。そして、反転信号７２のロウレベルへの
変化によって、ノアゲート回路０４〜Ｇ６がゲートを開
（、上記保持されたアンドアレイＡＮＤの出力をオアア
レイＯＲのワード線に伝えるので、オアアレイＯＲの読
み出し動作が開始される。この読み出し信号は、上記ク
ロック信号ψ２のハ・ｆレベルにより動作状態にされた
クロックドインバータ６回路ＩＶ４〜ＩＶ６を介して送
出される。以上の動作の繰り返しによって、アンドアレ
イＡＮＤとオアアレイＯＲの相補的なプリチャージ／読
み出し動作が行われる。
レイＯＲのプリチャージＭＯＳＦＥＴＱ４〜Ｑ６はオフ
状態にされる。そして、反転信号７２のロウレベルへの
変化によって、ノアゲート回路０４〜Ｇ６がゲートを開
（、上記保持されたアンドアレイＡＮＤの出力をオアア
レイＯＲのワード線に伝えるので、オアアレイＯＲの読
み出し動作が開始される。この読み出し信号は、上記ク
ロック信号ψ２のハ・ｆレベルにより動作状態にされた
クロックドインバータ６回路ＩＶ４〜ＩＶ６を介して送
出される。以上の動作の繰り返しによって、アンドアレ
イＡＮＤとオアアレイＯＲの相補的なプリチャージ／読
み出し動作が行われる。
なお、プリチャージ動作と、記憶用ＭＯ５ＦＥＴの非選
択状態への移行との競合は、両ＭＯ５ＦＥＴを通した直
流電流の発生を抑えるものであり、実質的な動作には何
等影響を与えないから、上記クロック信号φ１とφ２と
は、ｌ相のクロック信号に置き換えることができるもの
である。
択状態への移行との競合は、両ＭＯ５ＦＥＴを通した直
流電流の発生を抑えるものであり、実質的な動作には何
等影響を与えないから、上記クロック信号φ１とφ２と
は、ｌ相のクロック信号に置き換えることができるもの
である。
〔実施例２〕
７３図には、この発明の他の一実施例の回路図が示され
でいる。この実施例では、、アンドアレイＡ？・：Ｄと
して、横型ＲＯＭを用いていることを利用し、てデータ
線の両端からその出力を得るようにするものである。言
い換えるならば、オアアレイＯＲを同図に示すように、
２つのオアアレイＯＲ１、ＯＲ２をアンドアレイＡＮＤ
の左右に配置するものである。これによって、１つのオ
アアレイＯＲにより構成する場合に比べて、オアアレイ
ＯＲ１とＯＲ２のワード線長を１／２にすることができ
る。言い換えるならば、１つのワード線に結合される記
憶用ＭＯＳ Ｆ ＥＴの数を半減させることができるか
ら、その寄生容量値も半減できる。
でいる。この実施例では、、アンドアレイＡ？・：Ｄと
して、横型ＲＯＭを用いていることを利用し、てデータ
線の両端からその出力を得るようにするものである。言
い換えるならば、オアアレイＯＲを同図に示すように、
２つのオアアレイＯＲ１、ＯＲ２をアンドアレイＡＮＤ
の左右に配置するものである。これによって、１つのオ
アアレイＯＲにより構成する場合に比べて、オアアレイ
ＯＲ１とＯＲ２のワード線長を１／２にすることができ
る。言い換えるならば、１つのワード線に結合される記
憶用ＭＯＳ Ｆ ＥＴの数を半減させることができるか
ら、その寄生容量値も半減できる。
したがって、ワード線のプリチャージ／ディスチャージ
に要する時間の短縮化によって高速動作化を図ることが
できる。
に要する時間の短縮化によって高速動作化を図ることが
できる。
〔実施例３〕
第４図には、上記記憶回路の他の一実施例の回路図が示
されている。この実施例では、記憶回路として、第１図
の実施例回路におけるノアゲート０４〜Ｇ６に代え、ク
ロックドインバータ回路を用いるものである。このよう
なりロックドインバータ回路を用いた場合には、オアア
レイＯＲのプリチャージ期間に、上記クロックドインバ
ータ回路は、出力ハイインピーダンス状態にされるのみ
であるから、オアアレイＯＲのワード線をロウレベルに
するため各ワード線と回路の接地電位との間にリセット
用のＭ ＯＳ Ｆ Ｅ Ｔが設けられる（図示せず）。
されている。この実施例では、記憶回路として、第１図
の実施例回路におけるノアゲート０４〜Ｇ６に代え、ク
ロックドインバータ回路を用いるものである。このよう
なりロックドインバータ回路を用いた場合には、オアア
レイＯＲのプリチャージ期間に、上記クロックドインバ
ータ回路は、出力ハイインピーダンス状態にされるのみ
であるから、オアアレイＯＲのワード線をロウレベルに
するため各ワード線と回路の接地電位との間にリセット
用のＭ ＯＳ Ｆ Ｅ Ｔが設けられる（図示せず）。
〔実施例４〕
第５図には、上記記憶回路の更に他の一実施例の回路図
が示されている。
が示されている。
上記アントアレイＡＮＤの出力信号（データ線）は、Ｃ
ＭＯＳインバータ回路構成のＰチャンネルＭ ＯＳ Ｆ
Ｅ Ｔ’ Ｑ １１ 、 ＮチャンネルＭＯＳＦＥＴ
Ｑ１２のゲートに結合される。上記ＮチャンネルＭＯＳ
ＦＥＴＱ１３と出力端子との間には、クロック信号φｌ
を受けるＮチャンネルＭＯＳＦＥＴＱ１２が設けられる
。
ＭＯＳインバータ回路構成のＰチャンネルＭ ＯＳ Ｆ
Ｅ Ｔ’ Ｑ １１ 、 ＮチャンネルＭＯＳＦＥＴ
Ｑ１２のゲートに結合される。上記ＮチャンネルＭＯＳ
ＦＥＴＱ１３と出力端子との間には、クロック信号φｌ
を受けるＮチャンネルＭＯＳＦＥＴＱ１２が設けられる
。
この入力側回路の出力信号は、上記同様なＰチャンネル
ＭＯＳＦＥＴＱ１４とＮチャンネルＭＯＳＦＥＴＱ１６
のゲートに共通に供給される。そして、上記オアアレイ
ＯＲの入力線（ワード線）に接続される出力端子と上記
ＰチャンネルＭＯＳＦＥＴＱ１４との間に前記クロック
信号φ１を受けるＰチャンネルＭＯＳＦＥＴＱＩ ５が
設けられる。すなわぢ、この実施例の入力側回路は、通
常のクロックドインバータ回路における反転クロック信
号φ１を受けるＰチャンネルＭＯ３ＦＥＴが省略され、
出力側回路は、反転クロック信号φ１を受けるＮチャン
ネルＭＯＳ Ｆ ＥＴが省略されたものである。このよ
うに上記ＭＯ３ＦＥＴを省略するものとしても、１相の
クロック信号でそのプリチャージ動作と読み出し動作を
行うダイナミック型回路としてのアンドアレイＡＮＤの
出力信号を受け、その入力信号を形成する動作にには何
等の支障も生じない。
ＭＯＳＦＥＴＱ１４とＮチャンネルＭＯＳＦＥＴＱ１６
のゲートに共通に供給される。そして、上記オアアレイ
ＯＲの入力線（ワード線）に接続される出力端子と上記
ＰチャンネルＭＯＳＦＥＴＱ１４との間に前記クロック
信号φ１を受けるＰチャンネルＭＯＳＦＥＴＱＩ ５が
設けられる。すなわぢ、この実施例の入力側回路は、通
常のクロックドインバータ回路における反転クロック信
号φ１を受けるＰチャンネルＭＯ３ＦＥＴが省略され、
出力側回路は、反転クロック信号φ１を受けるＮチャン
ネルＭＯＳ Ｆ ＥＴが省略されたものである。このよ
うに上記ＭＯ３ＦＥＴを省略するものとしても、１相の
クロック信号でそのプリチャージ動作と読み出し動作を
行うダイナミック型回路としてのアンドアレイＡＮＤの
出力信号を受け、その入力信号を形成する動作にには何
等の支障も生じない。
例えば、上記クロック信号φ１がロウレベルの時、アン
ドアレイＡＮＤの出力線がプリチャージされてハイレベ
ルにされる。このハイレベルによりＰチャンネルＭＯＳ
ＦＥＴＱＩ １はオフ状態になり、クロック信号φ１の
ロウレベルによってＮチャンネルＭＯＳＦＥＴＱＩ ２
がオフ状態になる。
ドアレイＡＮＤの出力線がプリチャージされてハイレベ
ルにされる。このハイレベルによりＰチャンネルＭＯＳ
ＦＥＴＱＩ １はオフ状態になり、クロック信号φ１の
ロウレベルによってＮチャンネルＭＯＳＦＥＴＱＩ ２
がオフ状態になる。
したがって、上記プリチャージハイレベルによりＮチャ
ンネルＭＯＳＦＥＴＱＩ ３がオン状態になっても、そ
の出力端子はハイインピーダンス状態になって、以前の
読み出し動作の信号を保持するものとなる。そして、出
力段側回路の入力容量（Ｖ示せず）に保持された読み出
し信号は、上記クロック信号φ１のロウレ゛ベルにより
、ＰチャンネルＭＯＳＦＥＴＱＩ ５がオン状態になっ
ているので、上記保持されたアンドアレイＡ Ｎ Ｄの
読み出し信号がハイレベルなら、ＮチャンネルＭＯ３Ｆ
ＥＴＧ）、１６がオン状態になって、オアアレイＯＲの
人力線（ワード線）にロウレベルを伝える。ま六二、上
記保持された読み出し信号がロウレベルなら、Ｐ壬ヤン
ネνしＭＯＳＦＥＴＱ１４がオン状態に力ζるので、上
記オン状態になっているＰチャン皐ルへ−１０Ｓ Ｆ
Ｆ、Ｔｏ、 １５を通してオアアレイＯＲの入力５．９
＋、こハ・Ｃレベルを伝える。これにより、オア７（
・イＯＲは、その読み出し動作を行う。
ンネルＭＯＳＦＥＴＱＩ ３がオン状態になっても、そ
の出力端子はハイインピーダンス状態になって、以前の
読み出し動作の信号を保持するものとなる。そして、出
力段側回路の入力容量（Ｖ示せず）に保持された読み出
し信号は、上記クロック信号φ１のロウレ゛ベルにより
、ＰチャンネルＭＯＳＦＥＴＱＩ ５がオン状態になっ
ているので、上記保持されたアンドアレイＡ Ｎ Ｄの
読み出し信号がハイレベルなら、ＮチャンネルＭＯ３Ｆ
ＥＴＧ）、１６がオン状態になって、オアアレイＯＲの
人力線（ワード線）にロウレベルを伝える。ま六二、上
記保持された読み出し信号がロウレベルなら、Ｐ壬ヤン
ネνしＭＯＳＦＥＴＱ１４がオン状態に力ζるので、上
記オン状態になっているＰチャン皐ルへ−１０Ｓ Ｆ
Ｆ、Ｔｏ、 １５を通してオアアレイＯＲの入力５．９
＋、こハ・Ｃレベルを伝える。これにより、オア７（
・イＯＲは、その読み出し動作を行う。
一方、クロック信号φ１がハイレベルに変化すｂと、ア
ンドアレイＡＮＤのプリチャージされた出力線（データ
線）のうち、人力信号Ｄｉｎに従って選択されたものの
みがプリチャージレベルにとどまり、他はディスチャー
ジされる。このようにして読み出された信号は、上記ク
ロック信号φ１のハイレベルにより入力側回路のＮチャ
ンネルＭＯＳＦＥＴＱ１２がオン状態になっているので
、その出力端子に上記読み出し信号の反転信号を形成す
る。この時、出力段側回路は、上記クロック信号φ１の
ハイレベルによってＰチャンネルＭＯＳＦＥＴＱ１５が
オフ状態になっているので、上記読み出し信号の反転信
号（ロウレベル）がオアアレイＯＲに人力されることは
ない。なお、非選択の出力信号によって、Ｎチャンネル
ＭＯＳＦＥＴＱ１６がオン状態にされるので、オアアレ
イＯＲの入力線（ワード線）のリセットを助長するよう
に作用する。なお、オアアレイＯＲの全ワード線をリセ
ット状態にさ・ヒるため、上記〔実施例４〕と同様なリ
セットＭ ＯＳ Ｆ Ｅ Ｔが設けられる。
ンドアレイＡＮＤのプリチャージされた出力線（データ
線）のうち、人力信号Ｄｉｎに従って選択されたものの
みがプリチャージレベルにとどまり、他はディスチャー
ジされる。このようにして読み出された信号は、上記ク
ロック信号φ１のハイレベルにより入力側回路のＮチャ
ンネルＭＯＳＦＥＴＱ１２がオン状態になっているので
、その出力端子に上記読み出し信号の反転信号を形成す
る。この時、出力段側回路は、上記クロック信号φ１の
ハイレベルによってＰチャンネルＭＯＳＦＥＴＱ１５が
オフ状態になっているので、上記読み出し信号の反転信
号（ロウレベル）がオアアレイＯＲに人力されることは
ない。なお、非選択の出力信号によって、Ｎチャンネル
ＭＯＳＦＥＴＱ１６がオン状態にされるので、オアアレ
イＯＲの入力線（ワード線）のリセットを助長するよう
に作用する。なお、オアアレイＯＲの全ワード線をリセ
ット状態にさ・ヒるため、上記〔実施例４〕と同様なリ
セットＭ ＯＳ Ｆ Ｅ Ｔが設けられる。
この実施例の記憶回路は、その素子数が合計で６個と上
記第１図又は第４図の回路に比べて少ないこと、形式的
にも１つのクロッ、り信号φ１のみで動作するので、上
記アンドアレイとアオアレイとの間に、高密度でレイア
ウトすることができるものとなる。
記第１図又は第４図の回路に比べて少ないこと、形式的
にも１つのクロッ、り信号φ１のみで動作するので、上
記アンドアレイとアオアレイとの間に、高密度でレイア
ウトすることができるものとなる。
（１）アンドアレイとオアアレイのプリチャージ動作と
読み出し動作とを交互（相補的）に行わせることにより
、実質的に１相のクロック信号を用いててＰＬＡ回路の
ようなロジックアレイを構成することができるという効
果が得られる。
読み出し動作とを交互（相補的）に行わせることにより
、実質的に１相のクロック信号を用いててＰＬＡ回路の
ようなロジックアレイを構成することができるという効
果が得られる。
（２）上記（１１により、アンドアレイとオアアレイと
は、同時に読み出し動作を行わないから、その読み出し
のための信号伝播遅延時間を短（することができる。こ
れによって、高い周波数のクロック信号を用いることが
できるから、高速動作化を実現することができるという
効果が得られる。
は、同時に読み出し動作を行わないから、その読み出し
のための信号伝播遅延時間を短（することができる。こ
れによって、高い周波数のクロック信号を用いることが
できるから、高速動作化を実現することができるという
効果が得られる。
（３）アンドアレイとオアアレイとを共に横型ＲＯＭを
用いることによって、アンドアレイとして縦型ＲＯＭを
用いる場合に比べてそのディスチャージ：読み出し動作
）を速くできるから、高速動作化を図ることができる。
用いることによって、アンドアレイとして縦型ＲＯＭを
用いる場合に比べてそのディスチャージ：読み出し動作
）を速くできるから、高速動作化を図ることができる。
（４）アンドアレイとして横型ＲＯＭを用いることによ
って、その出力線（データ線）の双方向から出力信号を
得ることができる。これによって、オアアレイを２分割
できるから、オアアレイの動作高速化を実現できるとい
う効果が得られる。
って、その出力線（データ線）の双方向から出力信号を
得ることができる。これによって、オアアレイを２分割
できるから、オアアレイの動作高速化を実現できるとい
う効果が得られる。
（５）アンドアレイとオアアレイとを結合させる記憶回
路として、リセット動作のみを考慮してクロック信号に
従って動作するスイッチＭＯＳ Ｆ ＥＴを設けること
により、素子数とクロック信号線の削減を図ることがで
きるという効果が得られる。
路として、リセット動作のみを考慮してクロック信号に
従って動作するスイッチＭＯＳ Ｆ ＥＴを設けること
により、素子数とクロック信号線の削減を図ることがで
きるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に水足される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アンドアレイ
とオアアレイ及びその周辺回路は、ＮチャンネルＭＯ３
ＦＥＴ又はＰチャンネルＭＯ５ＦＥＴのみによって構成
するものであってもよい。上記オアアレイの出力は、更
にオンドアレイに入力するもの等多段のアレイ構成にす
るものであってもよい。
体的に説明したが、この発明は上記実施例に水足される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アンドアレイ
とオアアレイ及びその周辺回路は、ＮチャンネルＭＯ３
ＦＥＴ又はＰチャンネルＭＯ５ＦＥＴのみによって構成
するものであってもよい。上記オアアレイの出力は、更
にオンドアレイに入力するもの等多段のアレイ構成にす
るものであってもよい。
この発明は、ＰＬＡにより構成されたマイクロプログラ
ム制御方式のマイクロプロセッサ等のようなディジタル
情報処理装置の他、少なくともアンドアレイとオアアレ
イを含む半導体集積回路装置に広く利用できる。 。
ム制御方式のマイクロプロセッサ等のようなディジタル
情報処理装置の他、少なくともアンドアレイとオアアレ
イを含む半導体集積回路装置に広く利用できる。 。
ｉｉ図は、この発明をＰＬＡに適用した場合の要部一実
施例を示す回路図 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、この発明に係るＰＬＡの他の一実施例を示す
回路図、 第４図は、上記ＰＬＡにおける記憶回路の他の一実施例
を示す回路図、 第５図は、上記記憶回路の更に他の一実施例を示す回路
図である。 ＡＮＤ・・アンドアレイ、ＯＲ，ＯＲＩ、ＯＲ２・・オ
アアレイ ７・−フ 一 代理人弁理士 高欄 門人（、・ 第２図
施例を示す回路図 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、この発明に係るＰＬＡの他の一実施例を示す
回路図、 第４図は、上記ＰＬＡにおける記憶回路の他の一実施例
を示す回路図、 第５図は、上記記憶回路の更に他の一実施例を示す回路
図である。 ＡＮＤ・・アンドアレイ、ＯＲ，ＯＲＩ、ＯＲ２・・オ
アアレイ ７・−フ 一 代理人弁理士 高欄 門人（、・ 第２図
Claims (1)
- 【特許請求の範囲】 １、横型のＲＯＭにより構成されたアンドアレイと、こ
のアンドアレイの出力信号を受け、レベル保持を行う記
憶回路と、上記アンドアレイの読み出し期間にプリチャ
ージが行われ、プリチャージ期間に上記記憶情報を受け
てその読み出しを行う横型のＲＯＭにより構成されたオ
アアレイとを含むことを特徴とする半導体集積回路装置
。 ２、上記記憶回路は、アンドアレイの出力を受けるＰチ
ャンネルＭＯＳＦＥＴＱ１１とＮチャンネルＭＯＳＦＥ
ＴＱ１３からなる第１のＣＭＯＳインバータ回路と、ク
ロック信号φ１を受け、上記ＮチャンネルＭＯＳＦＥＴ
Ｑ１３とその出力端子との間に設けられたＮチャンネル
ＭＯＳＦＥＴＱ１２と、上記第１のＣＭＯＳインバータ
回路の出力信号を受け、ＰチャンネルＭＯＳＦＥＴＱ１
４とＮチャンネルＭＯＳＦＥＴＱ１６からなる第２のＣ
ＭＯＳインバータ回路と、上記クロック信号φ１を受け
、ＰチャンネルＭＯＳＦＥＴＱ１４とその出力端子との
間設けられたＰチャンネルＭＯＳＦＥＴＱ１５とからな
り、この第２のＣＭＯＳインバータ回路の出力をオアア
レイの入力に送出するものであることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222201A JPS61101124A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222201A JPS61101124A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61101124A true JPS61101124A (ja) | 1986-05-20 |
| JPH0516699B2 JPH0516699B2 (ja) | 1993-03-05 |
Family
ID=16778718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222201A Granted JPS61101124A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101124A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0231583A2 (en) * | 1985-10-15 | 1987-08-12 | American Microsystems, Incorporated | CMOS programmable logic array |
| FR2611099A1 (fr) * | 1987-02-12 | 1988-08-19 | Bull Sa | Reseau logique dynamique |
| EP0327340A2 (en) * | 1988-02-02 | 1989-08-09 | Fujitsu Limited | Decoder circuit |
| EP0458362A2 (en) * | 1990-05-24 | 1991-11-27 | Kabushiki Kaisha Toshiba | Low power consumption programmable logic array (PLA) and data processing system incorporating the PLA |
| US5746516A (en) * | 1995-08-11 | 1998-05-05 | Hitachi Powdered Metals Co., Ltd. | Porous bearing system having internal grooves and electric motor provided with the same |
| US6120188A (en) * | 1997-06-19 | 2000-09-19 | Matsushita Electric Industiral Co., Ltd. | Bearing unit manufacturing method bearing unit and motor using the bearing unit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161256A (en) * | 1974-09-30 | 1976-05-27 | Siemens Ag | Puroguramukanono shusekironrikairo |
| JPS5782292A (en) * | 1980-11-11 | 1982-05-22 | Matsushita Electric Ind Co Ltd | Shift register |
| JPS615622A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | ダイナミツク動作形ｐｌａ |
-
1984
- 1984-10-24 JP JP59222201A patent/JPS61101124A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161256A (en) * | 1974-09-30 | 1976-05-27 | Siemens Ag | Puroguramukanono shusekironrikairo |
| JPS5782292A (en) * | 1980-11-11 | 1982-05-22 | Matsushita Electric Ind Co Ltd | Shift register |
| JPS615622A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | ダイナミツク動作形ｐｌａ |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0231583A2 (en) * | 1985-10-15 | 1987-08-12 | American Microsystems, Incorporated | CMOS programmable logic array |
| FR2611099A1 (fr) * | 1987-02-12 | 1988-08-19 | Bull Sa | Reseau logique dynamique |
| EP0282370A2 (fr) * | 1987-02-12 | 1988-09-14 | Bull S.A. | Réseau logique dynamique |
| JPH01218212A (ja) * | 1987-02-12 | 1989-08-31 | Bull Sa | ダイナミック論理アレイ |
| EP0327340A2 (en) * | 1988-02-02 | 1989-08-09 | Fujitsu Limited | Decoder circuit |
| EP0458362A2 (en) * | 1990-05-24 | 1991-11-27 | Kabushiki Kaisha Toshiba | Low power consumption programmable logic array (PLA) and data processing system incorporating the PLA |
| US5634061A (en) * | 1990-05-24 | 1997-05-27 | Kabushiki Kaisha Toshiba | Instruction decoder utilizing a low power PLA that powers up both AND and OR planes only when successful instruction fetch signal is provided |
| US5746516A (en) * | 1995-08-11 | 1998-05-05 | Hitachi Powdered Metals Co., Ltd. | Porous bearing system having internal grooves and electric motor provided with the same |
| US5932946A (en) * | 1995-08-11 | 1999-08-03 | Hitachi Powdered Metals Co., Ltd | Porous bearing system having internal grooves and electric motor provided with the same |
| US6120188A (en) * | 1997-06-19 | 2000-09-19 | Matsushita Electric Industiral Co., Ltd. | Bearing unit manufacturing method bearing unit and motor using the bearing unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516699B2 (ja) | 1993-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05144273A (ja) | 半導体集積回路装置 | |
| JPS62226498A (ja) | 半導体記憶装置 | |
| JPH03296996A (ja) | メモリ装置 | |
| JPS61101124A (ja) | 半導体集積回路装置 | |
| JPS6043295A (ja) | 半導体記憶装置 | |
| JPH1173775A (ja) | 半導体記憶装置の出力回路 | |
| JPH01296486A (ja) | 多ポートｒａｍ | |
| JPH0766663B2 (ja) | ダイナミツク型ｒａｍ | |
| JPH09307410A (ja) | ラッチ回路 | |
| JP3016985B2 (ja) | 半導体記憶装置 | |
| JPS59152725A (ja) | マルチプレクサ | |
| JPS61112428A (ja) | 半導体集積回路装置 | |
| US6069836A (en) | Method and apparatus for a RAM circuit having N-nary word line generation | |
| JP2524404B2 (ja) | シフトレジスタ | |
| JPS614979A (ja) | 半導体集積回路装置 | |
| JPH08130448A (ja) | 可変遅延回路 | |
| JP2702265B2 (ja) | 半導体記憶装置 | |
| JPH06140885A (ja) | 半導体集積回路 | |
| JP2690604B2 (ja) | 半導体集積回路 | |
| JPH05166376A (ja) | 半導体集積回路装置 | |
| JPH0244598A (ja) | 半導体記憶装置 | |
| KR100480566B1 (ko) | 반도체메모리장치의리던던시메모리셀테스트신호발생기 | |
| JPH0684366A (ja) | 半導体記憶装置 | |
| JPS62275384A (ja) | 半導体記憶装置 | |
| JPH01298594A (ja) | 半導体記憶装置 |