JPS61112428A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61112428A JPS61112428A JP59233119A JP23311984A JPS61112428A JP S61112428 A JPS61112428 A JP S61112428A JP 59233119 A JP59233119 A JP 59233119A JP 23311984 A JP23311984 A JP 23311984A JP S61112428 A JPS61112428 A JP S61112428A
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- output
- arrays
- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、アンド（ＡＮＤ）アレイとオア（ＯＲ）？レイから
なるＰＬＡ （プログラマブル−ロジック・アレイ）か
らなるマイクロプログラム制御Ｕ路を含む半導体集積回
路装置に利用して有効な技術に関するものである。
ば、アンド（ＡＮＤ）アレイとオア（ＯＲ）？レイから
なるＰＬＡ （プログラマブル−ロジック・アレイ）か
らなるマイクロプログラム制御Ｕ路を含む半導体集積回
路装置に利用して有効な技術に関するものである。
マイクロプロセッサ等のようなディジタル情報処理装置
において採用されているマイクロプログラム制御では、
その情報処理がハードワイヤドロジンクに代え、静的機
能ユニットの選択制御及び順序制御を行うマイクロ命令
により実現される。
において採用されているマイクロプログラム制御では、
その情報処理がハードワイヤドロジンクに代え、静的機
能ユニットの選択制御及び順序制御を行うマイクロ命令
により実現される。
すなわち、特定のプログラム命令語に対してどの静的ユ
ニットをいつどのような制御順序で機能させるかをマイ
クロ命令により実現する。このようなマイクロ命令は、
アンドアレイとオアアレイからなるＰＬＡによって形成
される。
ニットをいつどのような制御順序で機能させるかをマイ
クロ命令により実現する。このようなマイクロ命令は、
アンドアレイとオアアレイからなるＰＬＡによって形成
される。
マイクロ命令数の増大等によってアンドアレイとオアア
レイが大型になると、その入力線や出力線が長くなると
共に、結合される素子数が増大する。これにより、入力
線や出力線の寄生容量の容量値が大きくなって動作速度
が遅（なる。そこで、第３図に示すように、アンドアレ
イＡＮＤＩ、ＡＮＤ２及びオアアレイＯＲ１，ＯＲ２の
ように分割することが考えられる。しかしながら、オア
アレイＯＲＩとＯＲ２の出力を選択的に送出させる出力
回路：こおいて、両出力間を挫わ“こする多数の配線が
同図にまたいて縦方向に延びる。これにより配線エリア
が増大して集積度を悪化させる。
レイが大型になると、その入力線や出力線が長くなると
共に、結合される素子数が増大する。これにより、入力
線や出力線の寄生容量の容量値が大きくなって動作速度
が遅（なる。そこで、第３図に示すように、アンドアレ
イＡＮＤＩ、ＡＮＤ２及びオアアレイＯＲ１，ＯＲ２の
ように分割することが考えられる。しかしながら、オア
アレイＯＲＩとＯＲ２の出力を選択的に送出させる出力
回路：こおいて、両出力間を挫わ“こする多数の配線が
同図にまたいて縦方向に延びる。これにより配線エリア
が増大して集積度を悪化させる。
なお、マイクロプログラム制御方式については、■朝倉
書店１９８１年６月３０日発行「集、積回路応用ハンド
ブックＪのＰ、４４６〜Ｐ、４５０を記載参照。
書店１９８１年６月３０日発行「集、積回路応用ハンド
ブックＪのＰ、４４６〜Ｐ、４５０を記載参照。
〔発明の目的〕
この発明の目的は、高速化と高集、硝化を図ったマイク
ロプログラム方式のディジタル回路を含む半導体集積回
路装置を提供することにある。
ロプログラム方式のディジタル回路を含む半導体集積回
路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、アンドアレイを分割して、その間にオアアレ
イを配置するとともに、オアアレイにおいて上記分割さ
れたアンドアレイの出力を受ける記憶素子に結合された
出力線を隣接して配置するものである。
イを配置するとともに、オアアレイにおいて上記分割さ
れたアンドアレイの出力を受ける記憶素子に結合された
出力線を隣接して配置するものである。
〔実施例１〕
′！Ａ１図には、この発明に係るＰＬＡの一実施例のブ
ロックが示されている。
ロックが示されている。
この実施例においては、アンドアレイ （デコーダ）は
、アンドアレイＡＮＤＩ （ＤＣＲＩ）とＡＮＤ２
（ＤＣＲ２）のように分割される。それぞれのアンドア
レイＡＮＤ １とＡＮＤ２には、それぞれ入力信号ＩＮ
ＩとＩＮ２が供給される。上記アンドアレイＡＮＤ１と
ＡＮＤ２は、後述するようにトライステート出力回路を
通して選択的に出力される。
、アンドアレイＡＮＤＩ （ＤＣＲＩ）とＡＮＤ２
（ＤＣＲ２）のように分割される。それぞれのアンドア
レイＡＮＤ １とＡＮＤ２には、それぞれ入力信号ＩＮ
ＩとＩＮ２が供給される。上記アンドアレイＡＮＤ１と
ＡＮＤ２は、後述するようにトライステート出力回路を
通して選択的に出力される。
オアアレイ （マイクロプログラムＲＯＭ）ＯＲは、そ
の入力線が両アンドアレイＡＮＤ１．ＡＮＤ２の対応す
る出力に共通接続される。すなわち、上記入力線によっ
てアンドアレイＡＮＤＩとＡＮＤ２の出力がワイヤード
オア構成にされる。また、上記入力線（ワード線）に対
応した出力線（データ線又はビット線）は、上記アンド
アレイＡＮＤ１とＡＮＤ２に対応したものが隣接して設
けられる。これによって、オアアレイは、アンドアレイ
が分割されるにもかかわらず見かけ上分割されない、上
記隣接して設けられた出力線は、特に制限されないが、
後述するように選択信号によって相補的に動作するトラ
イステート出力回路の入力に接続される。この出力回路
の出力はワイヤードオア構成にされる。
の入力線が両アンドアレイＡＮＤ１．ＡＮＤ２の対応す
る出力に共通接続される。すなわち、上記入力線によっ
てアンドアレイＡＮＤＩとＡＮＤ２の出力がワイヤード
オア構成にされる。また、上記入力線（ワード線）に対
応した出力線（データ線又はビット線）は、上記アンド
アレイＡＮＤ１とＡＮＤ２に対応したものが隣接して設
けられる。これによって、オアアレイは、アンドアレイ
が分割されるにもかかわらず見かけ上分割されない、上
記隣接して設けられた出力線は、特に制限されないが、
後述するように選択信号によって相補的に動作するトラ
イステート出力回路の入力に接続される。この出力回路
の出力はワイヤードオア構成にされる。
第２図には、その具体的一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯ８（相補型ＭＯ
５）集積回路の製造技術によって、１躯の単結晶シリコ
ンのような半導体基板上において形成される。同図にお
いて、ソース・ドレイン間に直線が付加されたＭＯＳＦ
ＥＴ’はＰチャンネル型である。
る。同図の各回路素子は、公知のＣＭＯ８（相補型ＭＯ
５）集積回路の製造技術によって、１躯の単結晶シリコ
ンのような半導体基板上において形成される。同図にお
いて、ソース・ドレイン間に直線が付加されたＭＯＳＦ
ＥＴ’はＰチャンネル型である。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳ Ｆ ＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳ Ｆ ＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。
これによって、半導体基板は、その上に形成された？Ｘ
数のＮナヤンネルＭＯ３ＦＥＴの共通の基板ゲートを構
成する。Ｎ型ウェル領域は、その上に形成されたＰチャ
ンネルＭＯ３ＦＥＴの基体ゲートを構成する。
数のＮナヤンネルＭＯ３ＦＥＴの共通の基板ゲートを構
成する。Ｎ型ウェル領域は、その上に形成されたＰチャ
ンネルＭＯ３ＦＥＴの基体ゲートを構成する。
同図においてアンドアレイＡＮＤ １は、縦型ＲＵＭに
より構成される。すなわち、直列形態にされた記憶ＭＯ
３ＦＥＴＱ２．Ｑ３は、その記憶情報に従ってエンハン
スメント型ＭＯ３ＦＥＴかディプレフジョン型ＭＯＳＦ
ＥＴにされる。上記直列回路の一端のＭＯＳＦＥＴＱ２
と回路の接地電位点との間には、Ｎチャンネル型のディ
スチャージＭＯ３ＦＥＴＱＩが設けられる。上記直列回
路の他端のＭＯＳＦＥＴＱ３と電源電圧Ｖｃｃとの間に
は、Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ４が
設けられる。上記プリチャージＭＯ３ＦＥＴＱ４には、
プリチャージパルスφ１が供給され、ディスチャージＭ
Ｏ３ＦＥＴＱＩのゲートには、このアンドアレイＡＮＤ
１の選択信号Ａと上記プリチャージパルスφ１の論理積
信号Ａ−＄１（ディスチャージパルス）が供給される。
より構成される。すなわち、直列形態にされた記憶ＭＯ
３ＦＥＴＱ２．Ｑ３は、その記憶情報に従ってエンハン
スメント型ＭＯ３ＦＥＴかディプレフジョン型ＭＯＳＦ
ＥＴにされる。上記直列回路の一端のＭＯＳＦＥＴＱ２
と回路の接地電位点との間には、Ｎチャンネル型のディ
スチャージＭＯ３ＦＥＴＱＩが設けられる。上記直列回
路の他端のＭＯＳＦＥＴＱ３と電源電圧Ｖｃｃとの間に
は、Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ４が
設けられる。上記プリチャージＭＯ３ＦＥＴＱ４には、
プリチャージパルスφ１が供給され、ディスチャージＭ
Ｏ３ＦＥＴＱＩのゲートには、このアンドアレイＡＮＤ
１の選択信号Ａと上記プリチャージパルスφ１の論理積
信号Ａ−＄１（ディスチャージパルス）が供給される。
なお、プリチャージクロ７りとディスチャージクロック
が相補の関係にあることは特に必要ない。
が相補の関係にあることは特に必要ない。
このアンドアレイＡＮＤ１の出力線は、ＣＭＯＳインバ
ータ回路構成のＰチャンネルＭＯＳＦＥＴＱ５．Ｎチャ
ンネルＭＯ３ＦＥＴＱ６のゲートに結合される。上記Ｎ
チャンネルＭＯ３ＦＥＴＱ６のソースと回路の接地電位
点との間には、ＮチャンネルＭＯ３ＦＥＴＱ７が設けら
れる。このＭＯＳＦＥＴＱ７のゲートには、上記ディス
チャージパルスＡ・φ１が供給される。すなわち、この
実施例の出力回路は、通常のＣＭ ＯＳクロックドイン
バータ回路における反転クロック信号ψ１を受けるＰチ
ャンネルＭＯ３ＦＥＴが省略されたものと等価である。
ータ回路構成のＰチャンネルＭＯＳＦＥＴＱ５．Ｎチャ
ンネルＭＯ３ＦＥＴＱ６のゲートに結合される。上記Ｎ
チャンネルＭＯ３ＦＥＴＱ６のソースと回路の接地電位
点との間には、ＮチャンネルＭＯ３ＦＥＴＱ７が設けら
れる。このＭＯＳＦＥＴＱ７のゲートには、上記ディス
チャージパルスＡ・φ１が供給される。すなわち、この
実施例の出力回路は、通常のＣＭ ＯＳクロックドイン
バータ回路における反転クロック信号ψ１を受けるＰチ
ャンネルＭＯ３ＦＥＴが省略されたものと等価である。
例えば、アンドアレイＡ、 Ｓ Ｄ Ｉのプリチャージ
期間においては、上記出力回路の入力には、ハイレベル
のプリチャーソ信Ｌツが併給される。これによって、１
ノチャ、・′ネルＭ ＯＳ Ｆ’ ＥＴＱ５はオフ状態
にされ、ＮチャンネルＭｏ ｓ ｓ；Ｅ Ｔ Ｑ、 ６
はオン状態にされる。この峙には、上記ディスチャージ
パルスＡ・φ１のロウレベルによって、ＮチャンネルＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ７ ’＝ニオオフ態にされる。
期間においては、上記出力回路の入力には、ハイレベル
のプリチャーソ信Ｌツが併給される。これによって、１
ノチャ、・′ネルＭ ＯＳ Ｆ’ ＥＴＱ５はオフ状態
にされ、ＮチャンネルＭｏ ｓ ｓ；Ｅ Ｔ Ｑ、 ６
はオン状態にされる。この峙には、上記ディスチャージ
パルスＡ・φ１のロウレベルによって、ＮチャンネルＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ７ ’＝ニオオフ態にされる。
これによって、上記出力回路は、七の出力がハイインピ
ーダンス状態にされる。
ーダンス状態にされる。
次に、上記アンドアレイＡＮＤＩ側が選択されることに
よって、ディスチャージパルスＡ・ψ１がハイレベルに
されると、上記ＭＯＳＦＥＴＱ７はオン状態にされる。
よって、ディスチャージパルスＡ・ψ１がハイレベルに
されると、上記ＭＯＳＦＥＴＱ７はオン状態にされる。
これによって、アンドアレイＡＮＤ１の出力がハイレベ
ルなら、ＭＯＳＦＥＴＱ６．Ｑ７のオフ状態によってロ
ウレベルの出力信号が次に説明するオアアレイＯＲのワ
ード線に伝えられる。一方、上記アンドアレイＡＮＤＩ
側が非選択の場合には、ディスチャージパルスＡ・φ１
がロウレベルのままに留まるので、上記ＭＯ３ＦＥＴＱ
７はオフ状態のままにされる。これによって、上記出力
回路は、その出力をハイインピーダンス状態にする。
ルなら、ＭＯＳＦＥＴＱ６．Ｑ７のオフ状態によってロ
ウレベルの出力信号が次に説明するオアアレイＯＲのワ
ード線に伝えられる。一方、上記アンドアレイＡＮＤＩ
側が非選択の場合には、ディスチャージパルスＡ・φ１
がロウレベルのままに留まるので、上記ＭＯ３ＦＥＴＱ
７はオフ状態のままにされる。これによって、上記出力
回路は、その出力をハイインピーダンス状態にする。
オアアレイＯＲの右側に配置されたアンドアレイＡＮＤ
２においては、そのアドレス指定（入力信号）によって
、上記信号ＡとＢとが相補的な信号にされるから、上記
アンドアレイＡＮＤＩとは、相補的に上記同様な動作を
行う、これにより、オアアレイＯＲのワード線は上記対
応する出力回路の出力に共通に接続されることによって
、ワイヤードオア構成の出力信号を受けることになる。
２においては、そのアドレス指定（入力信号）によって
、上記信号ＡとＢとが相補的な信号にされるから、上記
アンドアレイＡＮＤＩとは、相補的に上記同様な動作を
行う、これにより、オアアレイＯＲのワード線は上記対
応する出力回路の出力に共通に接続されることによって
、ワイヤードオア構成の出力信号を受けることになる。
オアアレイＯＲは、横型ＲＯＭにより構成される。すな
わち、上記ワード線に記憶素子を構成するＭＯＳＦＥＴ
ＱＩ １．Ｑｌ ２のゲートが共通に接続される。上記
ＭＯ３ＦＥＴＱＩ １．Ｑｌ ２等は、記憶情報に従っ
てＭＯＳＦＥＴを接続するかしないかが選択される。上
記代表として示された記憶ＭＯ３ＦＦ、ＴＱＩＩのＱｌ
２うち、一方のＭＯＳＦＥＴＱＩ １はアンドアレイＡ
ＮＤＩ側のデコード出力に対応した記憶情報を持ち、他
方のＭＯＳＦＥＴＱ１２はアンドアレイＡＮＤ２側のデ
コード出力に対応した記憶情報を持つようにされる。こ
のように隣接して配置された一対の記憶ＭＯＳ Ｆ Ｅ
Ｔ Ｑ １１ 、 Ｑ ｌ ２ （７）ドレインは
、縦方向に走るデータ（ビット）線に結合される。した
がって、オアアレイＯＲにおいζは、左側のアンドアレ
イＡＮＤ１と右側のアンドアレイＡＮＤ２に対応した出
力線が隣接して縦方向に並列に配置される。上記各デー
タ線と電源電圧Ｖｃｃとの間には、７” リチャージ信
号φ１を受けるＰチャンネルＭＯ３ＦＥＴＱ９．ＱＩＯ
がそれぞれ設けられる。また、ワード線と回路の接地電
位点との間には、リセット用Ｍ Ｏ３Ｆ Ｅ ＴＱＢが
設けられる。このすセント用ＭＯＳＦＥＴＱＢのゲート
には、上記プリチャージ信号φ１が供給される。これに
よって、オアアレイＯＲのデータ線のプリチャージを行
う時、リセット用ＭＯ３ＦＥＴＱ８はオン状態にされワ
ード線を非選択レベルにする。このワード線の非選択レ
ベルによって記憶ＭＯＳＦＥＴＱＩ １゜Ｑ１２等は全
てオフ状態にされるから、プリチャージＭＯ３ＦＥＴＱ
９等と記憶ＭＯ３ＦＥＴＱ１１等を通して直流電流が流
れるのを防止する。
わち、上記ワード線に記憶素子を構成するＭＯＳＦＥＴ
ＱＩ １．Ｑｌ ２のゲートが共通に接続される。上記
ＭＯ３ＦＥＴＱＩ １．Ｑｌ ２等は、記憶情報に従っ
てＭＯＳＦＥＴを接続するかしないかが選択される。上
記代表として示された記憶ＭＯ３ＦＦ、ＴＱＩＩのＱｌ
２うち、一方のＭＯＳＦＥＴＱＩ １はアンドアレイＡ
ＮＤＩ側のデコード出力に対応した記憶情報を持ち、他
方のＭＯＳＦＥＴＱ１２はアンドアレイＡＮＤ２側のデ
コード出力に対応した記憶情報を持つようにされる。こ
のように隣接して配置された一対の記憶ＭＯＳ Ｆ Ｅ
Ｔ Ｑ １１ 、 Ｑ ｌ ２ （７）ドレインは
、縦方向に走るデータ（ビット）線に結合される。した
がって、オアアレイＯＲにおいζは、左側のアンドアレ
イＡＮＤ１と右側のアンドアレイＡＮＤ２に対応した出
力線が隣接して縦方向に並列に配置される。上記各デー
タ線と電源電圧Ｖｃｃとの間には、７” リチャージ信
号φ１を受けるＰチャンネルＭＯ３ＦＥＴＱ９．ＱＩＯ
がそれぞれ設けられる。また、ワード線と回路の接地電
位点との間には、リセット用Ｍ Ｏ３Ｆ Ｅ ＴＱＢが
設けられる。このすセント用ＭＯＳＦＥＴＱＢのゲート
には、上記プリチャージ信号φ１が供給される。これに
よって、オアアレイＯＲのデータ線のプリチャージを行
う時、リセット用ＭＯ３ＦＥＴＱ８はオン状態にされワ
ード線を非選択レベルにする。このワード線の非選択レ
ベルによって記憶ＭＯＳＦＥＴＱＩ １゜Ｑ１２等は全
てオフ状態にされるから、プリチャージＭＯ３ＦＥＴＱ
９等と記憶ＭＯ３ＦＥＴＱ１１等を通して直流電流が流
れるのを防止する。
また、上記オアアレイＯＲの一対の読み出し出力は、ク
ロックドインバータ回路によって構成された出力回路Ｏ
ＢＩ、ＯＢ２を介して選択的に出力される。すなわち、
アンドアレイＡＮＤ１に対して設けられたオアアレイＯ
Ｒの出力を送出する出力回路ＯＢＩは、上記選択信号Ａ
とタイミング信号φ２との論理積信号Ａ・φ２により制
御され、アンドアレイＡＮＤ２に対して設けられたオア
アレイＯＲの出力を送出する出力回路ＯＢ２は、上記選
択信号Ａとタイミング信号φ２との論理積信号Ｂ・φ２
により制御される。これにより、窩に一方の出力回路Ｏ
ＢＩ又はＯＢ２の出力がハイインピーダンス状態にされ
るから、再出力回路ＯＢｌとＯＢ２の出力端子は、ワイ
ヤードオア構成で結合される。
ロックドインバータ回路によって構成された出力回路Ｏ
ＢＩ、ＯＢ２を介して選択的に出力される。すなわち、
アンドアレイＡＮＤ１に対して設けられたオアアレイＯ
Ｒの出力を送出する出力回路ＯＢＩは、上記選択信号Ａ
とタイミング信号φ２との論理積信号Ａ・φ２により制
御され、アンドアレイＡＮＤ２に対して設けられたオア
アレイＯＲの出力を送出する出力回路ＯＢ２は、上記選
択信号Ａとタイミング信号φ２との論理積信号Ｂ・φ２
により制御される。これにより、窩に一方の出力回路Ｏ
ＢＩ又はＯＢ２の出力がハイインピーダンス状態にされ
るから、再出力回路ＯＢｌとＯＢ２の出力端子は、ワイ
ヤードオア構成で結合される。
このタイミング信号φ２は、基本的にはタイミング信号
φ１の逆相のタイミング信号であればよいが、タイミン
グ信号φ１によるディスチャージによってアンドアレイ
ＡＮＤ １又はＡＮＤ２と、この出力を受けてオアアレ
イＯＲの読み出しに要する時間だけずれて、出力回路Ｏ
ＢＩ又はＯＢ２が動作状態になるようにすることが望ま
しい。また、タイミング信号φ１によるアンドアレイＡ
ＮＤＩ、ＡＮＤ２とオアアレイＯＲのプリチャージ動作
の前に、出力回路ＯＢＩ、ＯＢ２を非動作状態にさせる
。
φ１の逆相のタイミング信号であればよいが、タイミン
グ信号φ１によるディスチャージによってアンドアレイ
ＡＮＤ １又はＡＮＤ２と、この出力を受けてオアアレ
イＯＲの読み出しに要する時間だけずれて、出力回路Ｏ
ＢＩ又はＯＢ２が動作状態になるようにすることが望ま
しい。また、タイミング信号φ１によるアンドアレイＡ
ＮＤＩ、ＡＮＤ２とオアアレイＯＲのプリチャージ動作
の前に、出力回路ＯＢＩ、ＯＢ２を非動作状態にさせる
。
（１）分割されたアンドアレイの相補的な出力を受ける
オアアレイとして、上記分割されたアンドアレイに対応
した出力線（データ線）を隣接して配置することにより
、その一方を選択的に出力させる回路も隣接して設ける
ことができる。これによって、その出力部の配線エリア
を最小にすることができるという効果が得られる。
オアアレイとして、上記分割されたアンドアレイに対応
した出力線（データ線）を隣接して配置することにより
、その一方を選択的に出力させる回路も隣接して設ける
ことができる。これによって、その出力部の配線エリア
を最小にすることができるという効果が得られる。
（２）分割されたアンドアレイの出力回路として、ディ
スチャージ動作のみを考慮したクロック信号に従って動
作するスイッチＭＯＳＦＥＴを設けることにより、出力
回路素子数とクロック信号線の削減を図ることができる
という効果が得られる。
スチャージ動作のみを考慮したクロック信号に従って動
作するスイッチＭＯＳＦＥＴを設けることにより、出力
回路素子数とクロック信号線の削減を図ることができる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸説しない範囲で種々変更可
能であることはいうまでもない。例えば、分割されたア
ンドアレイの出力を選択的に出力させる回路は、ＣＭＯ
Ｓクロックドインバータ回路等のように、その非選択動
作のときに出力をハイインピーダンス状態にさせるトラ
イステート出力機能を持つものであれば何であってもよ
い。また、アンドアレイは、オアアレイとは逆の論理レ
ベルにすることによって、横型ＲＯＭを用いるものであ
ってもよい。この場合には、例えば、ロウレベルを論理
“Ｏ”とするオアアレイＯＲに対してロウレベルを論理
“１”とするものであるから、アンドアレイの出力回路
としては、同相の出力信号を送出するものであればよい
。また、アンドアレイとオアアレイ及びその周辺回路は
、ＮチャンネルＭＯＳＦＥＴ又はＰチャンネルＭＯＳ
Ｆ ＥＴのみによって構成するものであってもよい、さ
らに、上記オアアレイの出力は、更にオンドアレイに入
力するもの等多段のアレイ構成にするものであってもよ
い。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸説しない範囲で種々変更可
能であることはいうまでもない。例えば、分割されたア
ンドアレイの出力を選択的に出力させる回路は、ＣＭＯ
Ｓクロックドインバータ回路等のように、その非選択動
作のときに出力をハイインピーダンス状態にさせるトラ
イステート出力機能を持つものであれば何であってもよ
い。また、アンドアレイは、オアアレイとは逆の論理レ
ベルにすることによって、横型ＲＯＭを用いるものであ
ってもよい。この場合には、例えば、ロウレベルを論理
“Ｏ”とするオアアレイＯＲに対してロウレベルを論理
“１”とするものであるから、アンドアレイの出力回路
としては、同相の出力信号を送出するものであればよい
。また、アンドアレイとオアアレイ及びその周辺回路は
、ＮチャンネルＭＯＳＦＥＴ又はＰチャンネルＭＯＳ
Ｆ ＥＴのみによって構成するものであってもよい、さ
らに、上記オアアレイの出力は、更にオンドアレイに入
力するもの等多段のアレイ構成にするものであってもよ
い。
この発明は、ＰＬＡにより構成されたマイクロプログラ
ム制御方式のマイクロプロセッサ等のようなディジタル
情報処理装置の他、少なくともアンドアレイとオアアレ
イを含む半導体集積回路装置に広（利用できる。
ム制御方式のマイクロプロセッサ等のようなディジタル
情報処理装置の他、少なくともアンドアレイとオアアレ
イを含む半導体集積回路装置に広（利用できる。
第１図は、この発明をＰＬＡに通用した場合の一実施例
のブロック図、 第２図は、その要部具体的−実施例を示す回路図、 第３図は、この発明に先立って考えられるＰＬＡの一例
を示すブロック図である。 ＡＮＤｌ、ＡＮＤ２・・アンドアレ・（、ＯＲ・・オア
アト／イー、Ｏｉ３１．ＯＢ２ ・・出力回路０ｕ丁
のブロック図、 第２図は、その要部具体的−実施例を示す回路図、 第３図は、この発明に先立って考えられるＰＬＡの一例
を示すブロック図である。 ＡＮＤｌ、ＡＮＤ２・・アンドアレ・（、ＯＲ・・オア
アト／イー、Ｏｉ３１．ＯＢ２ ・・出力回路０ｕ丁
Claims (1)
- 【特許請求の範囲】 １、その選択信号に従ってその出力を選択的に出力する
トライステート出力回路を含む分割された一対のアンド
アレイと、上記一対のアンドアレイの間に配置され、そ
の入力線が上記一対のアンドアレイの出力に共通接続さ
れ、上記一対のアンドアレイの出力を受ける一対の記憶
素子に結合された出力線が隣接して設けられたオアアレ
イと、その選択信号に従って上記一対の出力信号を選択
的に出力させる出力回路とを含むことを特徴とする半導
体集積回路装置。 ２、上記アンドアレイは、縦型ＲＯＭにより構成され、
上記トライステート出力回路は、その入力信号を受ける
ＣＭＯＳインバータ回路と、上記入力信号のプリチャー
ジレベルによってオン状態にされるＭＯＳＦＥＴに直列
形態にされたパワースイッチＭＯＳＦＥＴとからなるも
のであることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233119A JPS61112428A (ja) | 1984-11-07 | 1984-11-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233119A JPS61112428A (ja) | 1984-11-07 | 1984-11-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112428A true JPS61112428A (ja) | 1986-05-30 |
Family
ID=16950059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233119A Pending JPS61112428A (ja) | 1984-11-07 | 1984-11-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8169415B2 (en) | 2006-12-01 | 2012-05-01 | Atlab Inc. | Touch sensor device |
-
1984
- 1984-11-07 JP JP59233119A patent/JPS61112428A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8169415B2 (en) | 2006-12-01 | 2012-05-01 | Atlab Inc. | Touch sensor device |
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