JP2500935B2

JP2500935B2 - メモリ回路

Info

Publication number: JP2500935B2
Application number: JP12892085A
Authority: JP
Inventors: 芳方白鳥
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-06-13
Filing date: 1985-06-13
Publication date: 1996-05-29
Anticipated expiration: 2011-05-29
Also published as: JPS61287100A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、相補型MOSトランジスタ（CMOS）構成のメ
モリ回路に関するものである。

（従来の技術）従来、このような分野の技術としては、例えば、特願
昭59−69244号の明細書及び図面に記載されるものがあ
った。以下、その構成を図を用いて説明する。

第２図は、従来のリードオンリメモリ回路の一構成例
を示す回路図である。

このリードオンリメモリ回路では、ワード線W1,W2と
データ線D1,D2との交差位置に、メモリセルとしてのＮ
チャンネルMOSトランジスタQ1〜Q4が設けられている。
これらMOSトランジスタQ1,Q2のゲートはワード線W1に接
続され、MOSトランジスタQ3,Q4のゲートはワード線W2に
接続されている。また、MOSトランジスタQ1〜Q4のソー
スは、接地電位に接続されている。記憶内容は、これら
MOSトランジスタQ1〜Q4のドレインをデータ線D1,D2に接
続するか否かで定められる。データ線D1,D2には負荷素
子としてのＰチャンネルMOSトランジスタQ5,Q6がそれぞ
れ設けられている。MOSトランジスタQ5,Q6のゲートは接
地電位に接続され、ソースが電源VDDに接続され、ドレ
インがデータ線D1,D2に接続されている。

次に、このリードオンリメモリ回路の動作を説明す
る。

ワード線W2に接続されたMOSトランジスタQ3,Q4のメモ
リ内容を読み出す場合は、ワード線W2を高レベルとし、
ワード線W1を低レベルにする。その結果、MOSトランジ
スタQ1,Q2は非導通状態（オフ状態）となり、データ線D
1,D2に影響を与えることがない。これに対し、MOSトラ
ンジスタQ3,Q4は導通状態（オン状態）となる。しかしM
OSトランジスタQ3のドレインはデータ線D1に接続されて
おらず、MOSトランジスタQ4のドレインはデータ線D2に
接続されているので、データ線D1が高レベル、データ線
D2が低レベルとなり、メモリ内容を該データD1,D2のレ
ベルとして読出すことができる。

逆に、ワード線W1に接続されたMOSトランジスタQ1,Q2
のメモリ内容を読出す場合は、ワード線W1を高レベルと
し、ワード線W2を低レベルとする。

（発明が解決しようとする問題点）しかしながら、上記構成のメモリ回路では、メモリ内
容を読出すときに電源VDDと接地電位との間に大きな貫
通電流が流れ、消費電力が大きいという問題があった。
例えば、ワード線W2と高レベルとした場合、データ線D2
に接続されたMOSトランジスタQ6と共に、MOSトランジス
タQ4もオン状態になり、電源VDDからMOSトランジスタQ
6、データ線D2、及びMOSトランジスタQ4を介して接地電
位へ貫通電流が流れる。

本発明は、前記従来技術が持っていた問題点として、
消費電力が大きいという点について解決したメモリ回路
を提供するものである。

（問題点を解決するための手段）本発明は、前記問題点を解決するために、メモリ回路
において、選択信号が与えられるワード線と、前記ワー
ド線と交差するよう配置されたデータ線と、前記データ
線と第１の電位が与えられる第１の端子との間に接続さ
れ、前記ワード線に与えられる選択信号により制御され
るメモリセルと、制御部と、スイッチとを備えている。
前記メモリセルは、前記選択信号が与えられた場合、前
記データ線と前記第１の端子との間を電気的に接続し、
前記データ線上の電位を変化させるものである。

前記制御部は、前記ワード線に前記選択信号が与えら
れた後の第２の制御信号の論理変化に応答して第１の論
理レベルの第１の制御信号を出力し、前記第２の制御信
号の論理変化に基づいて前記第１の論理レベルの第１の
制御信号の出力から所定期間経過後に、前記第１の論理
レベルと異なる第２の論理レベルに遷移した前記第１の
制御信号を出力する機能を有している。

また、前記スイッチは、前記データ線と前記第１の電
位より大きな第２の電位が与えられる第２の端子との間
に接続され、前記第１の論理レベルの第１の制御信号に
応答して前記データ線と前記第２の端子との間を導通状
態にし、前記第２の論理レベルの第１の制御信号に応答
して前記データ線と前記第２の端子との間を実質的に非
導通状態にするものである。

（作用）本発明によれば、以上のようにメモリ回路を構成した
ので、例えば、メモリセルの内容を読出す場合、選択信
号がワード線に与えられると共に、第２の制御信号の論
理が変化する。すると、選択信号によってメモリセルが
制御され、データ線と第１の端子との間が電気的に接続
される。制御部は、ワード線に選択信号が与えられた
後、第２の制御信号の論理変化に応答して第１の論理レ
ベルの第１の制御信号を出力する。

この第１の論理レベルの第１の制御信号に応答してス
イッチがオン状態になり、データ線と第２の端子とが導
通状態になる。その結果、第２の電位が与えられる第２
の端子、スイッチ、データ線、メモリセル、及び第１の
電位が与えられる第１の端子という電流経路で、貫通電
流が流れ、該データ線上の電位が変化する。この電位変
化がメモリセルの読出しデータとして、データ線から出
力される。

制御部は、第１の論理レベルの第１の制御信号の出力
によってスイッチがオン状態になってから所定期間経過
後、第２の論理レベルの第１の制御信号を出力する。こ
れに応答してスイッチが実質的にオフ状態になり、前記
貫通電流の電流経路が遮断される。これにより、スイッ
チのオン状態の期間が必要最小限に抑えられ、第２の端
子から第１の端子への貫通電流が流れる期間が短縮され
る。従って、前記問題点を除去できるのである。

（実施例）第１図は、本発明の第１の実施例を示すリードオンリ
メモリ回路の回路図である。この第１図では、メモリセ
ルが４つの場合を例として示してある。

このリードオンリメモリ回路では、ワード線W1,W2と
データ線D1,D2との交差位置に、メモリセルとしてＮチ
ャンネルMOSトランジスタQ1〜Q4が設けられている。こ
れらMOSトランジスタQ1,Q2のゲートがワード線W1に接続
され、MOSトランジスタQ3,Q4のゲートがワード線W2に接
続されている。これらMOSトランジスタQ1〜Q4のソース
は、第１の電位（例えば、接地電位）が与えられる第１
の端子に接続されている。記憶内容は、これらMOSトラ
ンジスタQ1〜Q4のドレインをデータ線D1,D2に接続する
か否かで定められる。ここでは、MOSトランジスタQ1の
ドレインがデータ線D1に接続され、MOSトランジスタQ4
のドレインがデータ線D2に接続されている。

データ線D1,D2には、スイッチとしてＰチャンネルMOS
トランジスタQ5,Q6が設けられている。これらMOSトラン
ジスタQ5,Q6のソースは、第１の電位より大きな第２の
電位（例えば、電源VDD）が与えられる第２の端子に接
続され、ドレインが、データ線D1,D2にそれぞれ接続さ
れている。また、データ線D1,D2には、センス用のラッ
チ回路LAT1,LAT2が設けられている。データ線D1はラッ
チ回路LAT1の入力端Ｄに接続され、該ラッチ回路LAT1の
出力端Ｑがメモリ出力端01に接続されている。データ線
D2はラッチ回路LAT2の入力端Ｄに接続され、該ラッチ回
路LAT2の出力端Ｑがメモリ出力端D2に接続されている。
これらのラッチ回路LAT1,LAT2は、データ線D1,D2に読出
されたメモリ内容を保持する。

第２の制御信号が与えられる読出信号端READは、２入
力ANDゲートG1の一方の入力端に接続されている。ANDゲ
ートG1の出力端はラインL1に接続され、このラインL1
が、第１の制御信号を出力するためのインバータG2の入
力端に接続されている。インバータG2の出力端は、第１
の制御信号を伝送するためのラインL2に接続されてい
る。ラインL2は、スイッチとしてのMOSトランジスタQ5,
Q6のゲートに接続されると共に、インバータG3の入力端
に接続されている。インバータG3はダミーデータ線D3を
駆動し、このダミーデータ線D3には、データ線D1,D2と
同様ラッチ回路LAT3が設けられている。ダミーデータ線
D3はラッチ回路LAT3の入力端Ｄに接続され、このラッチ
回路LAT3の反転出力端が、ラインL3を介してANDゲー
トG1の他方の入力端に接続されている。また、ラッチ回
路LAT3のリセット入力端Ｒは、読出信号端READに接続さ
れている。なお、ラッチ回路LAT1,LAT2,LAT3のラッチ入
力端Ｌは、ANDゲートG1の出力端に接続されている。

ここで、ANDゲートG1、ラインL1,L2,L3、インバータG
2,G3、ダミーデータ線D3、及びラッチ回路LAT3によって
制御部が構成されている。

次に、第３図のタイムチャートを用いて動作を説明す
る。

ワード線W1に接続されたMOSトランジスタQ1,Q2のメモ
リ内容を読出す場合は、選択信号によってワード線W1を
高レベルに、ワード線W2を低レベルにして、第２の制御
信号によって読出信号端READを高レベルにする。その結
果、ワード線W2の低レベルによってMOSトランジスタQ3,
Q4はオフ状態となり、データ線D1,D2に影響を与えるこ
とがない。これに対し、ワード線W1の高レベルによって
MOSトランジスタQ1,Q2はオン状態になる。また、読出信
号端READが高レベルになると、ANDゲートG1の伝送遅延
時間だけ遅れてラインL1が高レベルになり、これがイン
バータG2の伝送遅延時間だけ遅れてラインL2が第１の論
理レベル（例えば、低レベル）になるから、MOSトラン
ジスタQ5,Q6もオン状態になる。

データ線D1は、オン状態にあるMOSトランジスタQ1とQ
5のドレインに接続されている。しかし、スイッチとし
てのMOSトランジスタQ5の駆動能力をMOSトランジスタQ1
の駆動能力に比較して非常に小さくしてあるため、接地
電位に接続されたオン状態のMOSトランジスタQ1を介し
て、データ線D1が低レベルとなる。また、データ線D2に
は、オン状態であるMOSトランジスタQ2が接続されてい
ないため、電源VDDに接続されたオン状態のMOSトランジ
スタQ6により、このデータ線D2が高レベルとなる。この
とき、ラインL1は高レベルとなっているため、データ線
D1,D2のレベルがラッチ回路LAT1,LAT2にラッチされてい
る。その結果、出力端01,02から、データ線D1,D2のレベ
ルが出力される。

一方、読出信号端READが高レベルになり、データ線D
1,D2がメモリ内容に応じて電位変化すると、その後、イ
ンバータG3の伝送遅延時間だけ遅れてダミーデータD3は
高レベルになる。そのため、ラッチ回路LAT3の反転出力
端が、該ラッチ回路LAT3の伝送遅延時間だけ遅れて低
レベルになり、ラインL3も低レベルになる。ラインL3が
低レベルになると、ANDゲートG1の伝送遅延時間だけ遅
れてラインL1が低レベルになり、ラッチ回路LAT1,LAT2
にはメモリ内容に応じたデータ線D1,D2のレベルが保持
される。ラインL1が低レベルになると、インバータG2の
伝送遅延時間だけ遅れてラインL2が第２の論理レベル
（例えば、高レベル）になる。このように、MOSトラン
ジスタQ5,Q6がオン状態になってから所定期間経過後
に、ラインL2が高レベルになると、MOSトランジスタQ5,
Q6はオフ状態になる。

従って、本実施例においても、MOSトランジスタQ1,Q5
が同時にオン状態となるため、電源VDDからMOSトランジ
スタQ1,Q5を介して接地電位に貫通電流が流れるが、短
時間の後にMOSトランジスタQ5,Q6がオフ状態になるた
め、小さな消費電流で済む。

その後、第２の制御信号によって読出信号端READが低
レベルになると、ラッチ回路LAT3がリセットされ、ライ
ンL3は高レベルになり、次のメモリ内容の読出しに備え
る。

一方、ワード線W2に接続されたMOSトランジスタQ3,Q4
のメモリ内容を読出す場合には、選択信号によってワー
ド線W1を低レベルに、ワード線W2を高レベルにする。そ
の結果、MOSトランジスタQ1,Q2はオフ状態になり、デー
タ線D1,D2に影響を与えることがない。これに対し、MOS
トランジスタQ3,Q4はオン状態になる。第２の制御信号
によって読出信号端READを高レベルにすると、前述と同
様に動作し、ラッチ回路LAT1,LAT2にMOSトランジスタQ
3,Q4のメモリ内容がラッチされ、出力端01,02から出力
される。

このように、本実施例によれば、読出し時の短時間し
か貫通電流が流れないため、消費電力が少なくて済む。

第４図は、本発明の第２の実施例を示す他のリードオ
ンリメモリ回路の回路図である。第１の実施例と同一の
構成要素には同一符号を付し、その説明を省略する。

メモリセルとしてのＮチャンネルMOSトランジスタQ11
〜Q14と、ワード線W1,W2及びデータ線D1,D2との接続
が、第１の実施例と異なるが、他は同じである。

データ線D1,D2はそれぞれ、スイッチとしてのＰチャ
ンネルMOSトランジスタQ5,Q6のドレインに接続されてい
る。MOSトランジスタQ11,Q12のゲートがワード線W1に接
続され、MOSトランジスタQ13,Q14のゲートがワード線W2
に接続されている。MOSトランジスタQ11と13は直列接続
され、該MOSトランジスタQ11のドレインがMOSトランジ
スタQ5のドレインに接続され、該MOSトランジスタQ13の
ソースが接地電位に接続されている。同様に、MOSトラ
ンジスタQ12とQ14は直列接続され、該MOSトランジスタQ
12のドレインがMOSトランジスタQ6のドレインに接続さ
れ、該MOSトランジスタQ14のソースが接地電位に接続さ
れている。これらメモリセルとしてのMOSトランジスタQ
11〜Q14のソースとドレインを、短絡するか否かで記憶
内容が定まる。

ワード線W1に接続されたMOSトランジスタQ11,Q12のメ
モリ内容を読出す場合は、選択信号によってワード線W1
を低レベルに、ワード線W2を高レベルにする。すると、
MOSトランジスタQ11,Q12がオフ状態に、MOSトランジス
タQ13,Q14がオン状態になる。これによりデータ線D1
は、MOSトランジスタQ5によって高レベルになるが、MOS
トランジスタQ11のソースとドレインが短絡しているた
め、該データ線D1は、MOSトランジスタQ13によって低レ
ベルに引き下げられる。

逆に、ワード線W2に接続されたMOSトランジスタQ13,Q
14のメモリ内容を読出す場合は、選択信号によってワー
ド線W1を高レベルに、ワード線W2を低レベルにすればよ
い。なお、読出し動作は第１の実施例と同じであるので
省略する。

本発明は、上記実施例に限定されるものではなく、種
々の変形が可能である。例えば、データ線D1,D2、ダミ
ーデータ線D3のレベルを検出してそれを保持できるもの
であれば、ラッチ回路LAT1,LAT2,LAT3でなくともよい。
また、ダミーデータ線D3にのレベルに応じて、スイッチ
用MOSトランジスタQ5,Q6のゲートへの第１の制御信号の
印加を制御できるものであれば、他の構成でもよい。さ
らに、メモリセルの数は、４個に限定されるものでない
ことはいうまでもない。

（発明の効果）以上詳細に説明したように、本発明によれば、制御部
を設け、この制御部から出力される第１の制御信号によ
ってスイッチを制御するようにしたので、メモリ動作期
間（即ち、ワード線に選択信号が与えられる期間）に、
スイッチがオン状態になっても、所定期間経過後に直ち
に、（選択信号の論理レベルはそのまま）、そのスイッ
チが実質的にオフ状態となる。そのため、メモリセルの
内容を読出しに必要な必要最小限の短期間しか、第２の
端子から第１の端子へ貫通電流が流れず、より低消費電
力のメモリ回路を実現できる。しかも、この貫通電流が
流れる期間は、第1,第２の電位の変動や製造工程に起因
する特性のばらつきに対して適切な期間になるため、タ
イミング制御も簡単に行うことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すリードオンリメモ
リ回路の回路図、第２図は従来のリードオンリメモリ回
路の回路図、第３図は第１図の動作を示すタイムチャー
ト、第４図は本発明の第２の実施例を示すリードオンリ
メモリ回路の回路図である。 D1,D2……データ線、D3……ダミーデータ線、G1……AND
ゲート、G2,G3……インバータ、L1〜L3……ライン、LAT
1〜LAT3……ライン回路、01,02……メモリ出力端、Q1〜
Q4,Q11〜Q14……ＮチャンネルMOSトランジスタ、Q5,Q6
……ＰチャンネルMOSトランジスタ、READ……読出信号
端、W1,W2……ワード線。

Claims

(57)【特許請求の範囲】

【請求項１】選択信号が与えられるワード線と、前記ワード線と交差するよう配置されたデータ線と、前記データ線と第１の電位が与えられる第１の端子との
間に接続され、前記ワード線に与えられる選択信号によ
り制御されるメモリセルであって、前記選択信号が与え
られた場合、前記データ線と前記第１の端子との間を電
気的に接続し、前記データ線上の電位を変化させる前記
メモリセルと、前記ワード線に前記選択信号が与えられた後の第２の制
御信号の論理変化に応答して第１の論理レベルの第１の
制御信号を出力し、前記第２の制御信号の論理変化に基
づいて前記第１の論理レベルの第１の制御信号の出力か
ら所定期間経過後に、前記第１の論理レベルと異なる第
２の論理レベルに遷移した前記第１の制御信号を出力す
る制御部と、前記データ線と前記第１の電位より大きな第２の電位が
与えられる第２の端子との間に接続され、前記第１の論
理レベルの第１の制御信号に応答して前記データ線と前
記第２の端子との間を導通状態にし、前記第２の論理レ
ベルの第１の制御信号に応答して前記データ線と前記第
２の端子との間を実質的に非導通状態にするスイッチと
を、備えたことを特徴とするメモリ回路。