JPS61236213A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61236213A JPS61236213A JP60076542A JP7654285A JPS61236213A JP S61236213 A JPS61236213 A JP S61236213A JP 60076542 A JP60076542 A JP 60076542A JP 7654285 A JP7654285 A JP 7654285A JP S61236213 A JPS61236213 A JP S61236213A
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、オア（ＯＲ）アレイとアンド（ＡＮＤ）アレイから
なるＰＬＡ （プログラマブル・ロジック・アレイ）か
らなるマイクロプログラム制御回路を含む半導体集積回
路装置に利用して有効な技術に関するものである。
ば、オア（ＯＲ）アレイとアンド（ＡＮＤ）アレイから
なるＰＬＡ （プログラマブル・ロジック・アレイ）か
らなるマイクロプログラム制御回路を含む半導体集積回
路装置に利用して有効な技術に関するものである。
マイクロプロセッサ等のようなディジタル情報処理装置
において採用されているマイクロプログラム制御では、
その情報処理がハードワイヤドロシックに代え、静的機
能ユニットの選択制御及び順序制御を行うマイクロ命令
により実現される。
において採用されているマイクロプログラム制御では、
その情報処理がハードワイヤドロシックに代え、静的機
能ユニットの選択制御及び順序制御を行うマイクロ命令
により実現される。
すなわち、特定のプログラム命令語に対してどの静的ユ
ニットをいつどのような制御順序で機能させるかをマイ
クロ命令により実現する。このようなマイクロ命令は、
アンドアレイとオアアレイからなるＰＬＡによって形成
される。
ニットをいつどのような制御順序で機能させるかをマイ
クロ命令により実現する。このようなマイクロ命令は、
アンドアレイとオアアレイからなるＰＬＡによって形成
される。
このようなＰＬＡにおいて、その低消費電力化を図るた
めに、アレイロジック部をＣＭＯ３回路化すると、Ｐチ
ャンネルＭＯＳＦＥＴ （絶縁ゲート型電界効果トラン
ジスタ）とＮチャンネルＭＯＳＦＥＴとを配置するため
に占有面積が非常に大きくなる。そこで、使用しない素
子を省略することによってゲート回路の組み合わせから
なるランダムロジック回路により同等の機能を実現する
と、回路機能の変更が不可能になってしまう。
めに、アレイロジック部をＣＭＯ３回路化すると、Ｐチ
ャンネルＭＯＳＦＥＴ （絶縁ゲート型電界効果トラン
ジスタ）とＮチャンネルＭＯＳＦＥＴとを配置するため
に占有面積が非常に大きくなる。そこで、使用しない素
子を省略することによってゲート回路の組み合わせから
なるランダムロジック回路により同等の機能を実現する
と、回路機能の変更が不可能になってしまう。
なお、マイクロプログラム制御方式については、■朝倉
誓店１９８１年６月３０日発行「集積回路応用ハンドブ
ックＪのＰ、４４６〜Ｐ、４５０を記載参照。
誓店１９８１年６月３０日発行「集積回路応用ハンドブ
ックＪのＰ、４４６〜Ｐ、４５０を記載参照。
この発明の目的は、高集積化と低消費電力化を実現した
ＰＬＡ回路を含む半導体集積回路装置を提供することに
ある。
ＰＬＡ回路を含む半導体集積回路装置を提供することに
ある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、第１導電型のプリチャージＭＯＳＦＥＴがデ
ータ線に結合され、第２導電型のリセットＭＯＳＦＥＴ
がワード線に結合された横型ＲＯＭからなる第１のアレ
イロジックの入力にクロックドインバータ回路を介して
入力信号を供給し、この第１のアレイロジックの出力を
ＣＭＯＳインバータ回路を介して、第１導電型のプリチ
ャージＭＯＳＦＥＴがデータ線に結合された縦型ＲＯＭ
からなる第２のアレイロジックの入力であるデータ線に
供給するものである。
ータ線に結合され、第２導電型のリセットＭＯＳＦＥＴ
がワード線に結合された横型ＲＯＭからなる第１のアレ
イロジックの入力にクロックドインバータ回路を介して
入力信号を供給し、この第１のアレイロジックの出力を
ＣＭＯＳインバータ回路を介して、第１導電型のプリチ
ャージＭＯＳＦＥＴがデータ線に結合された縦型ＲＯＭ
からなる第２のアレイロジックの入力であるデータ線に
供給するものである。
第１図には、この発明に係るＰＬＡの一実施例の回路図
が示されている。同図の各回路素子は、公知の０ＭＯ５
（相補型ＭＯ５）集積回路の製造技術によって、１個の
単結晶シリコンのような半導体基板上において形成され
る。同図において、ソース・ドレイン間に直線が付加さ
れたＭＯＳＦＥＴはＰチャンネル型である。
が示されている。同図の各回路素子は、公知の０ＭＯ５
（相補型ＭＯ５）集積回路の製造技術によって、１個の
単結晶シリコンのような半導体基板上において形成され
る。同図において、ソース・ドレイン間に直線が付加さ
れたＭＯＳＦＥＴはＰチャンネル型である。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に４薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体
基板表面に形成されたＮ型ウェル領域に形成される。
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に４薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体
基板表面に形成されたＮ型ウェル領域に形成される。
これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭ ＯＳ Ｆ Ｅ Ｔ （１） 基体’７’ −ト
を構成する。
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭ ＯＳ Ｆ Ｅ Ｔ （１） 基体’７’ −ト
を構成する。
同図においてオアアレイＯＲは、ダーＣナミック型の横
型ＲＯＭにより構成される。すなわち、この横型ＲＯＭ
は、縦方同に配置されたワード線に記憶素子を構成する
ＭＯＳＦＥＴＭ１．Ｍ２等のゲートが共通に接続される
。上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍｌ、Ｍ２等は、記憶情
報に従って選択的に形成され、あるいはそのゲートをワ
ード線に、又はそのドレインを後述するデータ線に選択
的に接続される。他のワード線にも同様に記憶素子を構
成するＭＯＳＦＥＴＭ３及びＭ４．Ｍ５等が上記同様に
形成−され、あるいは接続される。
型ＲＯＭにより構成される。すなわち、この横型ＲＯＭ
は、縦方同に配置されたワード線に記憶素子を構成する
ＭＯＳＦＥＴＭ１．Ｍ２等のゲートが共通に接続される
。上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍｌ、Ｍ２等は、記憶情
報に従って選択的に形成され、あるいはそのゲートをワ
ード線に、又はそのドレインを後述するデータ線に選択
的に接続される。他のワード線にも同様に記憶素子を構
成するＭＯＳＦＥＴＭ３及びＭ４．Ｍ５等が上記同様に
形成−され、あるいは接続される。
・一方、横方向に配置されたデータ（ビット）線には、
上記ＭＯＳＦＥＴＭ３．Ｍ４、ＭＯＳＦＥＴＭＩ及びＭ
ＯＳＦＥＴＭ２．Ｍ５等のドレインがそれぞれ接続され
る。これらのＭＯ５ＦＥＴＭ１〜Ｍ５のソースは、回路
の接地電位に結合される。これらのＭＯＳＦＥＴＭＩ−
Ｍ５は、特に制限されないが、ＮチャンネルＭＯＳＦＥ
Ｔにより構成される。
上記ＭＯＳＦＥＴＭ３．Ｍ４、ＭＯＳＦＥＴＭＩ及びＭ
ＯＳＦＥＴＭ２．Ｍ５等のドレインがそれぞれ接続され
る。これらのＭＯ５ＦＥＴＭ１〜Ｍ５のソースは、回路
の接地電位に結合される。これらのＭＯＳＦＥＴＭＩ−
Ｍ５は、特に制限されないが、ＮチャンネルＭＯＳＦＥ
Ｔにより構成される。
上記各データ線と電源電圧Ｖｃｃとの間には、プリチャ
ージ信号Ｔを受けるＰチャンネルＭＯＳＦＥＴＱＩ−Ｑ
３がそれぞれ設けられる。また、各ワード線と回路の接
地電位点との間には、リセット用ＭＯＳＦＥＴＱ４〜Ｑ
６が設けられる。これらのＭＯ５ＦＥＴＱ４〜Ｑ６は、
ＮチャンネルＭ０５ＦＥＴにより構成される。これらの
リセット用ＭＯＳＦＥＴＱ４〜Ｑ６のゲートには、上記
プリチャージ信号］゛の反転信号Ｔ′が供給される。こ
れによって、プリチャージ信号Ｔがロウレベルにされた
時、ＰチャンネルＭＯ５ＦＥＴＱＩ〜Ｑ３がオン状態に
されることによって、オアアレイＯＲのデータ線へのプ
リチャージが行われる。このとき、上記反転信号１゛の
ハイレベルにより、リセット用ＭＯ５ＦＥＴＱ４〜Ｑ６
も同時にオン状態にされ全ワード線を非選択レベルにす
る。このワード線の非選択レベルによって記憶ＭＯＳＦ
ＥＴＱＭＩ〜Ｍ５等は全てオフ状態にされるから、プリ
チャージＭＯ５ＦＥＴＱ１等と記憶ＭＯＳＦＥＴＱＭＩ
、Ｍ４等を通して直流電流が流れるのを防止することが
できる。
ージ信号Ｔを受けるＰチャンネルＭＯＳＦＥＴＱＩ−Ｑ
３がそれぞれ設けられる。また、各ワード線と回路の接
地電位点との間には、リセット用ＭＯＳＦＥＴＱ４〜Ｑ
６が設けられる。これらのＭＯ５ＦＥＴＱ４〜Ｑ６は、
ＮチャンネルＭ０５ＦＥＴにより構成される。これらの
リセット用ＭＯＳＦＥＴＱ４〜Ｑ６のゲートには、上記
プリチャージ信号］゛の反転信号Ｔ′が供給される。こ
れによって、プリチャージ信号Ｔがロウレベルにされた
時、ＰチャンネルＭＯ５ＦＥＴＱＩ〜Ｑ３がオン状態に
されることによって、オアアレイＯＲのデータ線へのプ
リチャージが行われる。このとき、上記反転信号１゛の
ハイレベルにより、リセット用ＭＯ５ＦＥＴＱ４〜Ｑ６
も同時にオン状態にされ全ワード線を非選択レベルにす
る。このワード線の非選択レベルによって記憶ＭＯＳＦ
ＥＴＱＭＩ〜Ｍ５等は全てオフ状態にされるから、プリ
チャージＭＯ５ＦＥＴＱ１等と記憶ＭＯＳＦＥＴＱＭＩ
、Ｍ４等を通して直流電流が流れるのを防止することが
できる。
上記のようにプリチャージ期間において、ワード線のリ
セットを行うため、ワード線に入力信号を供給する入力
回路は、クロックドインバータ回路ＩＶＩ〜ＴＶ３によ
り構成される。このクロックドインバータ回路ＩＶＩ〜
ＩＶ３は、そのクロック信号Ｃによって、上記プリチャ
ージ期間において出力がハイインピーダンス状態にされ
る。
セットを行うため、ワード線に入力信号を供給する入力
回路は、クロックドインバータ回路ＩＶＩ〜ＴＶ３によ
り構成される。このクロックドインバータ回路ＩＶＩ〜
ＩＶ３は、そのクロック信号Ｃによって、上記プリチャ
ージ期間において出力がハイインピーダンス状態にされ
る。
上記オアアレイＯＲの読み出し出力信号、言い換えるな
らば、データ線の信号は、ＣＭＯＳインバータ回路ＩＶ
４〜ＩＶ６を介して次のアンドアレイＡＮＤの入力であ
るワード線に伝えられる。
らば、データ線の信号は、ＣＭＯＳインバータ回路ＩＶ
４〜ＩＶ６を介して次のアンドアレイＡＮＤの入力であ
るワード線に伝えられる。
アンドアレイＡＮＤは、縦型ＲＯＭにより構成される。
すなわち、ワード線にゲートが結合され、直列形態にさ
れた記憶ＭＯＳＦＥＴＭ６．ＱＭ７は、その記憶情報に
従ってエンハンスメント型ＮチャンネルＭＯ５ＦＥＴに
される。なお、図示しないが、他のワード線にゲートが
結合されたディプレッション型ＭＯＳＦＥＴが設けられ
ている。
れた記憶ＭＯＳＦＥＴＭ６．ＱＭ７は、その記憶情報に
従ってエンハンスメント型ＮチャンネルＭＯ５ＦＥＴに
される。なお、図示しないが、他のワード線にゲートが
結合されたディプレッション型ＭＯＳＦＥＴが設けられ
ている。
このようなディプレッション型ＭＯＳ Ｆ ＥＴは、そ
のワード線の電位に無関係に定常的にオン状態にされる
から同図では上記ＭＯＳＦＥＴＭ６．Ｍ７の直列形態に
接続する配線の一部として示している。上記直列ＭＯＳ
ＦＥＴ回路の一端であるＭＯＳＦＥＴＱＭ７のソースは
、回路の接地電位に結合される。上記直列ＭＯＳＦＥＴ
回路の他端であるＭＯＳ Ｆ ＥＴＭ ６のドレインと
電源電圧ＶＣＣとの間には、Ｐチャンネル型のプリチャ
ージＭＯ５ＦＥＴＱ７が設けられる。上記プリチャージ
ＭＯ５ＦＥＴＱ７のゲートには、上記同様なプリチャー
ジ信号Ｔが供給される。
のワード線の電位に無関係に定常的にオン状態にされる
から同図では上記ＭＯＳＦＥＴＭ６．Ｍ７の直列形態に
接続する配線の一部として示している。上記直列ＭＯＳ
ＦＥＴ回路の一端であるＭＯＳＦＥＴＱＭ７のソースは
、回路の接地電位に結合される。上記直列ＭＯＳＦＥＴ
回路の他端であるＭＯＳ Ｆ ＥＴＭ ６のドレインと
電源電圧ＶＣＣとの間には、Ｐチャンネル型のプリチャ
ージＭＯ５ＦＥＴＱ７が設けられる。上記プリチャージ
ＭＯ５ＦＥＴＱ７のゲートには、上記同様なプリチャー
ジ信号Ｔが供給される。
他の縦方向の列にも、上記類似の直列記憶ＭＯ５ＦＥＴ
Ｍ８．Ｍ９及びＭｌｏ、Ｍｌｌ等とプリチャージＭＯＳ
ＦＥＴＱ８．Ｑ９等が配置され、アンドアレイＡＮＤが
構成される。
Ｍ８．Ｍ９及びＭｌｏ、Ｍｌｌ等とプリチャージＭＯＳ
ＦＥＴＱ８．Ｑ９等が配置され、アンドアレイＡＮＤが
構成される。
このア、ンドアレイＡＮＤの出力は、クロックドインバ
ータ回路ＩＶ７〜ＩＶ９を介して出力される。これらの
クロックドインバータ回路ＩＶ７〜ＩＶ９は、特に制限
されないが、上記クロック信号Ｃを遅延させたクロック
信号Ｃ′が供給されることによってサンプリングが行わ
れる。なお、このクロック信号Ｃ”に代え、上記クロッ
ク信号Ｃを利用するものであってもよい。
ータ回路ＩＶ７〜ＩＶ９を介して出力される。これらの
クロックドインバータ回路ＩＶ７〜ＩＶ９は、特に制限
されないが、上記クロック信号Ｃを遅延させたクロック
信号Ｃ′が供給されることによってサンプリングが行わ
れる。なお、このクロック信号Ｃ”に代え、上記クロッ
ク信号Ｃを利用するものであってもよい。
次に、第２図に示したタイミング図を参照して、この実
施例回路の動作を説明する。
施例回路の動作を説明する。
プリチャージ信号Ｔ （Ｔ）とクロック信号Ｃ（Ｃ’
）は、同図に示すようなノンオーバーラツプとされた２
相のタイミング信号とされる。
）は、同図に示すようなノンオーバーラツプとされた２
相のタイミング信号とされる。
プリチャージ信号Ｔがロウレベルに、プリチャージ信号
Ｔがハイレベルにされるプリチャージ期間においては、
クロック信号Ｃがロウレベルにされ、クロックドインバ
ータ回路ＩＶＩ〜ＩＶ３及びＩＶ７〜ＩＶ９は、非動作
状態にされそれぞれその出力をハイインピーダンス状態
にしている。
Ｔがハイレベルにされるプリチャージ期間においては、
クロック信号Ｃがロウレベルにされ、クロックドインバ
ータ回路ＩＶＩ〜ＩＶ３及びＩＶ７〜ＩＶ９は、非動作
状態にされそれぞれその出力をハイインピーダンス状態
にしている。
□ 上記プリチャージ信号ＴのロウレベルによってＰチ
ャンネル型のプリチャージＭＯＳＦＥＴＱＩ〜Ｑ３はオ
ン状態にされ、オアアレイＯＲのデータ線を電源電圧Ｖ
ｃｃにプリチャージする。この時、上記プリチャージ信
号ＴのハイレベルによってＮチャンネル型のリセットＭ
ＯＳＦＥＴＱ４〜Ｑ６はオン状態にされ、フローティン
グ状態のワード線をロウレベルに引き抜いてリセット状
態にさせる。これによって、プリチャージＭＯＳ Ｆ
ＥＴと記憶ＭＯＳＦＥＴとを通して直流電流が消費され
てしまうことが防止できる。
ャンネル型のプリチャージＭＯＳＦＥＴＱＩ〜Ｑ３はオ
ン状態にされ、オアアレイＯＲのデータ線を電源電圧Ｖ
ｃｃにプリチャージする。この時、上記プリチャージ信
号ＴのハイレベルによってＮチャンネル型のリセットＭ
ＯＳＦＥＴＱ４〜Ｑ６はオン状態にされ、フローティン
グ状態のワード線をロウレベルに引き抜いてリセット状
態にさせる。これによって、プリチャージＭＯＳ Ｆ
ＥＴと記憶ＭＯＳＦＥＴとを通して直流電流が消費され
てしまうことが防止できる。
上記オアアレイＯＲのプリチャージ動作によって、その
データ線が代表として示されたノードＮ１のように全て
ハイレベルにされる。このデータ線のハイレベル信号（
Ｎｌ）を受けてＣＭＯＳインバータ回路ＩＶ４は、アン
ドアレイＡＮＤにおける入力信号をノードＮ２のように
ロウレベルにさせる。アンドアレイＡＮＤにおける他の
ワード線も同様に全てロウレベルにされる。これによっ
て、直列ＭＯＳ Ｆ ＥＴＭ ６〜Ｍ１１等は全てオフ
状態にされる。したがって、上記プリチャージ信ゝ
− 号ＴのロウレベルによってプリチャージＭＯＳＦＥＴＱ
７〜Ｑ９がオン状態にされることによって行われるアン
ドアレイＡＮＤのプリチャージ期間において、上記直列
ＭＯＳ Ｆ ＥＴを通して直流電流が流れてしまうこと
が防止できる。すなわち、この実施例では、上記ＣＭＯ
Ｓインバータ回路を設けることによって、横型ＲＯＭに
より形成されたノア（ＮＯＲ）出力をオア（ＯＲ）出力
に変換するとともに、アンドアレイＡＮＤ側のリセット
動作をも行わせることができる。
データ線が代表として示されたノードＮ１のように全て
ハイレベルにされる。このデータ線のハイレベル信号（
Ｎｌ）を受けてＣＭＯＳインバータ回路ＩＶ４は、アン
ドアレイＡＮＤにおける入力信号をノードＮ２のように
ロウレベルにさせる。アンドアレイＡＮＤにおける他の
ワード線も同様に全てロウレベルにされる。これによっ
て、直列ＭＯＳ Ｆ ＥＴＭ ６〜Ｍ１１等は全てオフ
状態にされる。したがって、上記プリチャージ信ゝ
− 号ＴのロウレベルによってプリチャージＭＯＳＦＥＴＱ
７〜Ｑ９がオン状態にされることによって行われるアン
ドアレイＡＮＤのプリチャージ期間において、上記直列
ＭＯＳ Ｆ ＥＴを通して直流電流が流れてしまうこと
が防止できる。すなわち、この実施例では、上記ＣＭＯ
Ｓインバータ回路を設けることによって、横型ＲＯＭに
より形成されたノア（ＮＯＲ）出力をオア（ＯＲ）出力
に変換するとともに、アンドアレイＡＮＤ側のリセット
動作をも行わせることができる。
上記プリチャージ信号Ｔがハイレベル（Ｔがロウレベル
）にされた後、クロック信号Ｃがハイレベルにされると
、クロックドインバータ回路ＩＶ１〜ＩＶ３は、その入
力に供給された入力信号に従った信号を各ワード線に伝
える。これにより、例えば記憶ＭＯＳＦＥＴＭ４．Ｍ６
のゲートが結合されたワード線がハイレベルにされると
、これらのＭＯＳＦＥＴＭ４．Ｍ５はオン状態にされて
それぞれのデータ線（Ｎ１）をロウレベルに引き抜く。
）にされた後、クロック信号Ｃがハイレベルにされると
、クロックドインバータ回路ＩＶ１〜ＩＶ３は、その入
力に供給された入力信号に従った信号を各ワード線に伝
える。これにより、例えば記憶ＭＯＳＦＥＴＭ４．Ｍ６
のゲートが結合されたワード線がハイレベルにされると
、これらのＭＯＳＦＥＴＭ４．Ｍ５はオン状態にされて
それぞれのデータ線（Ｎ１）をロウレベルに引き抜く。
これにより、ＣＭＯＳインバータ回路■■４とＩＶ６の
出力（Ｎ２）はハイレベルにされる。
出力（Ｎ２）はハイレベルにされる。
したがって、アンドアレイＡＮＤのＭＯＳＦＥＴＭ６と
Ｍ７が共にオン状態にされるため、その出力ノードＮ３
もハイレベルからロウレベルに変化する。特に制限され
ないが、このような読み出し動作に要する時間だけ遅れ
てクロック信号Ｃ゛がハイレベルにされて、出力回路を
構成するクロックドインバータ回路ＩＶ７〜ＩＶ９が動
作状態にされるので、上記アンドアレイＡＮＤの各デー
タ線の出力信号が読み出される。
Ｍ７が共にオン状態にされるため、その出力ノードＮ３
もハイレベルからロウレベルに変化する。特に制限され
ないが、このような読み出し動作に要する時間だけ遅れ
てクロック信号Ｃ゛がハイレベルにされて、出力回路を
構成するクロックドインバータ回路ＩＶ７〜ＩＶ９が動
作状態にされるので、上記アンドアレイＡＮＤの各デー
タ線の出力信号が読み出される。
（１）横型ＲＯＭの出力と縦型ＲＯＭの入力とをＣＭＯ
Ｓインバータ回路によって結合させることにより、横型
ＲＯＭのプリチャージ期間に縦型ＲＯＭを自動的にリセ
ット状態にすることができる。これによって、極めて簡
単な構成により低消費電力化を図ることができるという
効果が得られる。
Ｓインバータ回路によって結合させることにより、横型
ＲＯＭのプリチャージ期間に縦型ＲＯＭを自動的にリセ
ット状態にすることができる。これによって、極めて簡
単な構成により低消費電力化を図ることができるという
効果が得られる。
（２）横型ＲＯＭの出力と縦型ＲＯＭの入力とをＣＭＯ
Ｓインバータ回路によって結合させるというアレイ構造
によって高集積化を実現することができるという効果が
得られる。
Ｓインバータ回路によって結合させるというアレイ構造
によって高集積化を実現することができるという効果が
得られる。
（３）上記（１１又は（２）により、記憶ＭＯＳＦＥＴ
を形態するか否か、又は接続するか否かにより、その機
能を簡単に変更することができるという効果が得られる
。
を形態するか否か、又は接続するか否かにより、その機
能を簡単に変更することができるという効果が得られる
。
（４）上記（１）により、素子数が削減されるとともに
その配線長を短（できるから、データ線及びワード線の
寄生容量を小さくすることができるから、動作の高速化
を図ることができるという効果が得られる。
その配線長を短（できるから、データ線及びワード線の
寄生容量を小さくすることができるから、動作の高速化
を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸醜しない範囲で種々変更可
能であることはいうまでもない。例えば、アンドアレイ
の出力は、ＣＭＯＳインバータ回路を通して次のオアア
レイの入力に供給するものであってもよい。この場合に
は、第１図に示したようなオアアレイにおけるリセット
ＭＯＳＦＥＴＱ４〜Ｑ６が不要になる。また、論理構成
は、ハイレベルを論理“０”とする負論理構成とするこ
とにより、上記横型ＲＯＭをアンドアレイとし、縦型Ｒ
ＯＭをオアアレイとして使用するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸醜しない範囲で種々変更可
能であることはいうまでもない。例えば、アンドアレイ
の出力は、ＣＭＯＳインバータ回路を通して次のオアア
レイの入力に供給するものであってもよい。この場合に
は、第１図に示したようなオアアレイにおけるリセット
ＭＯＳＦＥＴＱ４〜Ｑ６が不要になる。また、論理構成
は、ハイレベルを論理“０”とする負論理構成とするこ
とにより、上記横型ＲＯＭをアンドアレイとし、縦型Ｒ
ＯＭをオアアレイとして使用するものであってもよい。
この発明は、ＰＬＡにより構成されたマイクロプログラ
ム制御方式のマイクロプロセッサ等のようなディジタル
情報処理装置の他、少なくともアンドアレイとオアアレ
イを含む半導体集積回路装置に広く利用できる。
ム制御方式のマイクロプロセッサ等のようなディジタル
情報処理装置の他、少なくともアンドアレイとオアアレ
イを含む半導体集積回路装置に広く利用できる。
第１図は、この発明に係るＰＬＡの一実施例を示す回路
図、 第２図は、その動作の一例を説明するためのタイミング
図である。 ＡＮＤ・・アンドアレイ、ＯＲ・・オアアレイ、ＩＶＩ
〜ＩＶ３．ＩＶ７〜ＩＶ９・・クロックドインバータ回
路、ＩＶ４〜ＩＶ６− ＝ ＣＭＯＳ−（第１図 第２図 ｏｕｔ
図、 第２図は、その動作の一例を説明するためのタイミング
図である。 ＡＮＤ・・アンドアレイ、ＯＲ・・オアアレイ、ＩＶＩ
〜ＩＶ３．ＩＶ７〜ＩＶ９・・クロックドインバータ回
路、ＩＶ４〜ＩＶ６− ＝ ＣＭＯＳ−（第１図 第２図 ｏｕｔ
Claims (1)
- 【特許請求の範囲】 １、第１導電型のプリチャージＭＯＳＦＥＴがデータ線
に結合され、第２導電型のリセットＭＯＳＦＥＴがワー
ド線に結合された横型ＲＯＭからなる第１のアレイロジ
ックと、上記データ線に入力が結合されたＣＭＯＳイン
バータ回路と、このインバータ回路の出力がワード線に
結合され、第１導電型のプリチャージＭＯＳＦＥＴがデ
ータ線に結合された縦型ＲＯＭからなる第２のアレイロ
ジックと、クロックドインバータ回路により構成され、
上記第１のアレイロジックを構成するワード線に入力信
号を伝える入力回路とを含むＰＬＡ回路を含むことを特
徴とする半導体集積回路装置。 ２、上記第２のアレイロジックの出力信号は、上記入力
回路を構成するクロックドインバータ回路に供給される
クロック信号の遅延信号によって動作するクロックドイ
ンバータ回路を通して出力されるものであることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076542A JPS61236213A (ja) | 1985-04-12 | 1985-04-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076542A JPS61236213A (ja) | 1985-04-12 | 1985-04-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61236213A true JPS61236213A (ja) | 1986-10-21 |
Family
ID=13608153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60076542A Pending JPS61236213A (ja) | 1985-04-12 | 1985-04-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61236213A (ja) |
-
1985
- 1985-04-12 JP JP60076542A patent/JPS61236213A/ja active Pending
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