JP2002334583A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002334583A JP2002334583A JP2001140634A JP2001140634A JP2002334583A JP 2002334583 A JP2002334583 A JP 2002334583A JP 2001140634 A JP2001140634 A JP 2001140634A JP 2001140634 A JP2001140634 A JP 2001140634A JP 2002334583 A JP2002334583 A JP 2002334583A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- divided word
- column select
- channel mos
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Read Only Memory (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 コストを低くするとともに、動作速度を速く
することができる半導体装置を提供する。 【解決手段】 複数のメインワードラインＭＷＬ（ｉ）
と、複数のカラムセレクトラインＣＳＬ（ｊ）と、複数
のデバイデッドワードラインＤＷＬ（ｉ，ｊ）と、１本
のメインワードラインＭＷＬ（ｉ）、並びに、カラムセ
レクトラインＣＳＬ（ｉ，ｊ）及びＣＳＬ（ｉ，（ｊ＋
１））から受信した信号に基づいて、デバイデッドワー
ドラインＤＷＬ（ｉ，ｊ）及びＤＷＬ（ｉ，（ｊ＋
１））上に選択信号を出力するデバイデッドワードライ
ンドライバＤＷＤ１（ｉ，ｋ）とを具備する。
することができる半導体装置を提供する。 【解決手段】 複数のメインワードラインＭＷＬ（ｉ）
と、複数のカラムセレクトラインＣＳＬ（ｊ）と、複数
のデバイデッドワードラインＤＷＬ（ｉ，ｊ）と、１本
のメインワードラインＭＷＬ（ｉ）、並びに、カラムセ
レクトラインＣＳＬ（ｉ，ｊ）及びＣＳＬ（ｉ，（ｊ＋
１））から受信した信号に基づいて、デバイデッドワー
ドラインＤＷＬ（ｉ，ｊ）及びＤＷＬ（ｉ，（ｊ＋
１））上に選択信号を出力するデバイデッドワードライ
ンドライバＤＷＤ１（ｉ，ｋ）とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、デバイデッドワー
ドラインドライバを用いた半導体装置（メモリＩＣ）に
関する。
ドラインドライバを用いた半導体装置（メモリＩＣ）に
関する。
【０００２】
【従来の技術】デバイデッドワードラインドライバを用
いた従来のメモリＩＣについて、図９〜図１１を参照し
ながら説明する。図９は、従来のメモリＩＣの一部を示
す図である。図９に示すように、従来のメモリＩＣ３
は、行方向に２ｍ行、列方向に２ｎ列のマトリクス状に
配置された（２ｍ×２ｎ）個のデバイデッドワードライ
ンドライバＤＷＤ３（ｉ，ｊ）、２ｍ本のメインワード
ラインＭＷＬ（ｉ）、２ｎ本のカラムセレクトラインＣ
ＳＬ（ｊ）、及び、（２ｍ×２ｎ）本のデバイデッドワ
ードラインＤＷＬ（ｉ，ｊ）（ここで、ｉ＝１、２、
…、２ｍ、ｊ＝１、２、…、２ｎ）を具備している。
いた従来のメモリＩＣについて、図９〜図１１を参照し
ながら説明する。図９は、従来のメモリＩＣの一部を示
す図である。図９に示すように、従来のメモリＩＣ３
は、行方向に２ｍ行、列方向に２ｎ列のマトリクス状に
配置された（２ｍ×２ｎ）個のデバイデッドワードライ
ンドライバＤＷＤ３（ｉ，ｊ）、２ｍ本のメインワード
ラインＭＷＬ（ｉ）、２ｎ本のカラムセレクトラインＣ
ＳＬ（ｊ）、及び、（２ｍ×２ｎ）本のデバイデッドワ
ードラインＤＷＬ（ｉ，ｊ）（ここで、ｉ＝１、２、
…、２ｍ、ｊ＝１、２、…、２ｎ）を具備している。
【０００３】デバイデッドワードラインドライバＤＷＤ
３（ｉ，ｊ）は、１個のＮＡＮＤゲート回路Ｇ１と１個
の反転回路ＩＮＶ２１を有している。デバイデッドワー
ドラインドライバＤＷＤ３（ｉ，ｊ）は、メインワード
ラインＭＷＬ（ｉ）からメインワードライン信号を、カ
ラムセレクトラインＣＳＬ（ｊ）からカラムセレクトラ
イン信号を受信し、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）にデバイデッドワードライン信号を出力す
る。
３（ｉ，ｊ）は、１個のＮＡＮＤゲート回路Ｇ１と１個
の反転回路ＩＮＶ２１を有している。デバイデッドワー
ドラインドライバＤＷＤ３（ｉ，ｊ）は、メインワード
ラインＭＷＬ（ｉ）からメインワードライン信号を、カ
ラムセレクトラインＣＳＬ（ｊ）からカラムセレクトラ
イン信号を受信し、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）にデバイデッドワードライン信号を出力す
る。
【０００４】図１０は、デバイデッドワードラインドラ
イバＤＷＤ３（ｉ，ｊ）の回路構成を示す図である。図
１０に示すように、デバイデッドワードラインドライバ
ＤＷＤ３（ｉ，ｊ）は、２個のＰチャネルＭＯＳトラン
ジスタＱ２１及びＱ２２、２個のＮチャネルＭＯＳトラ
ンジスタＱ２３及びＱ２４、並びに、１個の反転回路Ｉ
ＮＶ２１を有している。一般に、反転回路は、２個のト
ランジスタを有する。従って、デバイデッドワードライ
ンドライバＤＷＤ３（ｉ，ｊ）は、６個のトランジスタ
を有することとなる。
イバＤＷＤ３（ｉ，ｊ）の回路構成を示す図である。図
１０に示すように、デバイデッドワードラインドライバ
ＤＷＤ３（ｉ，ｊ）は、２個のＰチャネルＭＯＳトラン
ジスタＱ２１及びＱ２２、２個のＮチャネルＭＯＳトラ
ンジスタＱ２３及びＱ２４、並びに、１個の反転回路Ｉ
ＮＶ２１を有している。一般に、反転回路は、２個のト
ランジスタを有する。従って、デバイデッドワードライ
ンドライバＤＷＤ３（ｉ，ｊ）は、６個のトランジスタ
を有することとなる。
【０００５】トランジスタＱ２１〜Ｑ２３のドレイン
は、相互に接続され、トランジスタＱ２１及びＱ２２の
ソース電位は、ハイレベルとされている。また、反転回
路ＩＮＶ２１の入力端子は、トランジスタＱ２１〜Ｑ２
３のドレインに接続され、反転回路ＩＮＶ２１の出力端
子は、デバイデッドワードラインＤＷＬ（ｉ，ｊ）に接
続されている。さらに、トランジスタＱ２２及びＱ２３
のゲートは、メインワードラインＭＷＬ（ｉ）に接続さ
れている。トランジスタＱ２３のソースは、トランジス
タＱ２４のドレインに接続され、トランジスタＱ２４の
ソース電位は、ローレベルとされている。また、トラン
ジスタＱ２１及びＱ２４のゲートは、カラムセレクトラ
インＣＳＬ（ｊ）に接続されている。
は、相互に接続され、トランジスタＱ２１及びＱ２２の
ソース電位は、ハイレベルとされている。また、反転回
路ＩＮＶ２１の入力端子は、トランジスタＱ２１〜Ｑ２
３のドレインに接続され、反転回路ＩＮＶ２１の出力端
子は、デバイデッドワードラインＤＷＬ（ｉ，ｊ）に接
続されている。さらに、トランジスタＱ２２及びＱ２３
のゲートは、メインワードラインＭＷＬ（ｉ）に接続さ
れている。トランジスタＱ２３のソースは、トランジス
タＱ２４のドレインに接続され、トランジスタＱ２４の
ソース電位は、ローレベルとされている。また、トラン
ジスタＱ２１及びＱ２４のゲートは、カラムセレクトラ
インＣＳＬ（ｊ）に接続されている。
【０００６】デバイデッドワードラインドライバＤＷＤ
３（ｉ，ｊ）は、ＡＮＤゲート回路と等価であり、図１
１の真理値表に従った信号をデバイデッドワードライン
ＤＷＬ（ｉ，ｊ）上に出力する。
３（ｉ，ｊ）は、ＡＮＤゲート回路と等価であり、図１
１の真理値表に従った信号をデバイデッドワードライン
ＤＷＬ（ｉ，ｊ）上に出力する。
【０００７】
【発明が解決しようとする課題】図１０に示すように、
デバイデッドワードラインドライバＤＷＤ３（ｉ，ｊ）
は、６個のトランジスタを必要とする。そのため、メモ
リＩＣ３は、全体のトランジスタ数が非常に多く、コス
トが高くなっていた。
デバイデッドワードラインドライバＤＷＤ３（ｉ，ｊ）
は、６個のトランジスタを必要とする。そのため、メモ
リＩＣ３は、全体のトランジスタ数が非常に多く、コス
トが高くなっていた。
【０００８】また、従来のメモリＩＣ３においては、１
本のメインワードラインＭＷＬ（ｉ）に、２ｎ個のデバ
イデッドワードラインドライバＤＷＤ３（ｉ，ｊ）、す
なわち４ｎ個のトランジスタが負荷回路として接続され
ている。同様に、１本のカラムセレクトラインＣＳＬ
（ｊ）に、２ｍ個のデバイデッドワードラインドライバ
ＤＷＤ３（ｉ，ｊ）、すなわち４ｍ個のトランジスタが
負荷回路として接続されている。従って、メインワード
ラインＭＷＬ（ｉ）上に信号を出力する回路及びカラム
セレクトラインＣＳＬ（ｊ）上に信号を出力する回路
は、負荷容量が非常に大きく、動作速度が遅くなってい
た。
本のメインワードラインＭＷＬ（ｉ）に、２ｎ個のデバ
イデッドワードラインドライバＤＷＤ３（ｉ，ｊ）、す
なわち４ｎ個のトランジスタが負荷回路として接続され
ている。同様に、１本のカラムセレクトラインＣＳＬ
（ｊ）に、２ｍ個のデバイデッドワードラインドライバ
ＤＷＤ３（ｉ，ｊ）、すなわち４ｍ個のトランジスタが
負荷回路として接続されている。従って、メインワード
ラインＭＷＬ（ｉ）上に信号を出力する回路及びカラム
セレクトラインＣＳＬ（ｊ）上に信号を出力する回路
は、負荷容量が非常に大きく、動作速度が遅くなってい
た。
【０００９】そこで、上記の点に鑑み、本発明は、トラ
ンジスタの数を少なくするとともに、メインワードライ
ン又はカラムセレクトラインに信号を出力する回路の負
荷容量を小さくすることができる半導体装置（メモリＩ
Ｃ）を提供することを目的とする。
ンジスタの数を少なくするとともに、メインワードライ
ン又はカラムセレクトラインに信号を出力する回路の負
荷容量を小さくすることができる半導体装置（メモリＩ
Ｃ）を提供することを目的とする。
【００１０】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の観点に係る半導体装置は、複数のメ
インワードラインと、複数のカラムセレクトラインと、
複数のデバイデッドワードラインと、１本のメインワー
ドライン及びＫ本（Ｋは２以上の整数）のカラムセレク
トラインから受信した信号に基づいて、Ｋ本のデバイデ
ッドワードライン上に選択信号を出力する選択信号出力
回路とを具備する。
め、本発明の第１の観点に係る半導体装置は、複数のメ
インワードラインと、複数のカラムセレクトラインと、
複数のデバイデッドワードラインと、１本のメインワー
ドライン及びＫ本（Ｋは２以上の整数）のカラムセレク
トラインから受信した信号に基づいて、Ｋ本のデバイデ
ッドワードライン上に選択信号を出力する選択信号出力
回路とを具備する。
【００１１】ここで、選択信号出力回路が、（ａ）ソー
スが第１の電源電位に接続され、ゲートが第ｊ番目のカ
ラムセレクトラインに接続された第１のＰチャネルＭＯ
Ｓトランジスタと、ドレインが第１のＰチャネルＭＯＳ
トランジスタのドレインに接続され、ゲートが第ｊ番目
のカラムセレクトラインに接続された第１のＮチャネル
ＭＯＳトランジスタと、入力が第１のＰチャネルＭＯＳ
トランジスタ及び第１のＮチャネルＭＯＳトランジスタ
のドレインに接続され、出力が第ｊ番目のデバイデッド
ワードラインに接続された反転回路と、ソースが第１の
電源電位に接続され、ドレインが反転回路の入力に接続
され、ゲートが反転回路の出力に接続された第２のＰチ
ャネルＭＯＳトランジスタと、をそれぞれ含むＫ組の回
路と、（ｂ）ソースが第２の電源電位に接続され、ドレ
インがＫ組の回路の第１のＮチャネルＭＯＳトランジス
タのソースに接続され、ゲートが１本のメインワードラ
インに接続された第２のＮチャネルＭＯＳトランジスタ
と、を有することとしても良い。
スが第１の電源電位に接続され、ゲートが第ｊ番目のカ
ラムセレクトラインに接続された第１のＰチャネルＭＯ
Ｓトランジスタと、ドレインが第１のＰチャネルＭＯＳ
トランジスタのドレインに接続され、ゲートが第ｊ番目
のカラムセレクトラインに接続された第１のＮチャネル
ＭＯＳトランジスタと、入力が第１のＰチャネルＭＯＳ
トランジスタ及び第１のＮチャネルＭＯＳトランジスタ
のドレインに接続され、出力が第ｊ番目のデバイデッド
ワードラインに接続された反転回路と、ソースが第１の
電源電位に接続され、ドレインが反転回路の入力に接続
され、ゲートが反転回路の出力に接続された第２のＰチ
ャネルＭＯＳトランジスタと、をそれぞれ含むＫ組の回
路と、（ｂ）ソースが第２の電源電位に接続され、ドレ
インがＫ組の回路の第１のＮチャネルＭＯＳトランジス
タのソースに接続され、ゲートが１本のメインワードラ
インに接続された第２のＮチャネルＭＯＳトランジスタ
と、を有することとしても良い。
【００１２】また、本発明の第２の観点に係る半導体装
置は、複数のカラムセレクトラインと、複数のメインワ
ードラインと、複数のデバイデッドワードラインと、１
本のカラムセレクトライン及びＭ本（Ｍは２以上の整
数）のメインワードラインから受信した信号に基づい
て、Ｍ本のデバイデッドワードライン上に選択信号を出
力する選択信号出力回路とを具備する。
置は、複数のカラムセレクトラインと、複数のメインワ
ードラインと、複数のデバイデッドワードラインと、１
本のカラムセレクトライン及びＭ本（Ｍは２以上の整
数）のメインワードラインから受信した信号に基づい
て、Ｍ本のデバイデッドワードライン上に選択信号を出
力する選択信号出力回路とを具備する。
【００１３】ここで、選択信号出力回路が、（ａ）ソー
スが第１の電源電位に接続され、ゲートが第ｉ番目のメ
インワードラインに接続された第１のＰチャネルＭＯＳ
トランジスタと、ドレインが第１のＰチャネルＭＯＳト
ランジスタのドレインに接続され、ゲートが第ｉ番目の
メインワードラインに接続された第１のＮチャネルＭＯ
Ｓトランジスタと、入力が第１のＰチャネルＭＯＳトラ
ンジスタ及び第１のＮチャネルＭＯＳトランジスタのド
レインに接続され、出力が第ｉ番目のデバイデッドワー
ドラインに接続された反転回路と、ソースが第１の電源
電位に接続され、ドレインが反転回路の入力に接続さ
れ、ゲートが反転回路の出力に接続された第２のＰチャ
ネルＭＯＳトランジスタと、をそれぞれ含むＭ組の回路
と、（ｂ）ソースが第２の電源電位に接続され、ドレイ
ンがＭ組の回路の第１のＮチャネルＭＯＳトランジスタ
のソースに接続され、ゲートが１本のカラムセレクトラ
インに接続された第２のＮチャネルＭＯＳトランジスタ
と、を有することとしても良い。
スが第１の電源電位に接続され、ゲートが第ｉ番目のメ
インワードラインに接続された第１のＰチャネルＭＯＳ
トランジスタと、ドレインが第１のＰチャネルＭＯＳト
ランジスタのドレインに接続され、ゲートが第ｉ番目の
メインワードラインに接続された第１のＮチャネルＭＯ
Ｓトランジスタと、入力が第１のＰチャネルＭＯＳトラ
ンジスタ及び第１のＮチャネルＭＯＳトランジスタのド
レインに接続され、出力が第ｉ番目のデバイデッドワー
ドラインに接続された反転回路と、ソースが第１の電源
電位に接続され、ドレインが反転回路の入力に接続さ
れ、ゲートが反転回路の出力に接続された第２のＰチャ
ネルＭＯＳトランジスタと、をそれぞれ含むＭ組の回路
と、（ｂ）ソースが第２の電源電位に接続され、ドレイ
ンがＭ組の回路の第１のＮチャネルＭＯＳトランジスタ
のソースに接続され、ゲートが１本のカラムセレクトラ
インに接続された第２のＮチャネルＭＯＳトランジスタ
と、を有することとしても良い。
【００１４】以上の様に構成した本発明に係る半導体装
置によれば、トランジスタの数を少なくすることにより
コストを低くするとともに、メインワードライン又はカ
ラムセレクトラインに信号を出力する回路の負荷容量を
小さくすることにより動作速度を速くすることができ
る。
置によれば、トランジスタの数を少なくすることにより
コストを低くするとともに、メインワードライン又はカ
ラムセレクトラインに信号を出力する回路の負荷容量を
小さくすることにより動作速度を速くすることができ
る。
【００１５】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の第１の実施形態に係る半導体装置の一部を示す図
である。本実施形態は、本発明をメモリＩＣに適用した
ものである。図１に示すように、メモリＩＣ１は、行方
向に２ｍ行、列方向にｎ列のマトリクス状に配置された
（２ｍ×ｎ）個のデバイデッドワードラインドライバＤ
ＷＤ１（ｉ，ｋ）、２ｍ本のメインワードラインＭＷＬ
（ｉ）、２ｎ本のカラムセレクトラインＣＳＬ（ｊ）、
及び、（２ｍ×２ｎ）本のデバイデッドワードラインＤ
ＷＬ（ｉ，ｊ）（ここで、ｉ＝１、２、…、２ｍ、ｊ＝
１、２、…、２ｎ、ｋ＝１、２、…、ｎ）を具備してい
る。
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の第１の実施形態に係る半導体装置の一部を示す図
である。本実施形態は、本発明をメモリＩＣに適用した
ものである。図１に示すように、メモリＩＣ１は、行方
向に２ｍ行、列方向にｎ列のマトリクス状に配置された
（２ｍ×ｎ）個のデバイデッドワードラインドライバＤ
ＷＤ１（ｉ，ｋ）、２ｍ本のメインワードラインＭＷＬ
（ｉ）、２ｎ本のカラムセレクトラインＣＳＬ（ｊ）、
及び、（２ｍ×２ｎ）本のデバイデッドワードラインＤ
ＷＬ（ｉ，ｊ）（ここで、ｉ＝１、２、…、２ｍ、ｊ＝
１、２、…、２ｎ、ｋ＝１、２、…、ｎ）を具備してい
る。
【００１６】デバイデッドワードラインドライバＤＷＤ
１（ｉ，ｋ）は、メインワードラインＭＷＬ（ｉ）から
メインワードライン信号を、カラムセレクトラインＣＳ
Ｌ（ｊ）及びＣＳＬ（ｊ＋１）からカラムセレクトライ
ン信号を受信し、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）及びＤＷＬ（ｉ，（ｊ＋１））にデバイデッ
ドワードライン信号（選択信号）を出力する。
１（ｉ，ｋ）は、メインワードラインＭＷＬ（ｉ）から
メインワードライン信号を、カラムセレクトラインＣＳ
Ｌ（ｊ）及びＣＳＬ（ｊ＋１）からカラムセレクトライ
ン信号を受信し、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）及びＤＷＬ（ｉ，（ｊ＋１））にデバイデッ
ドワードライン信号（選択信号）を出力する。
【００１７】図２は、デバイデッドワードラインドライ
バＤＷＤ１（ｉ，ｋ）の回路構成を示す図である。図２
に示すように、デバイデッドワードラインドライバＤＷ
Ｄ１（ｉ，ｋ）は、４個のＰチャネルＭＯＳトランジス
タＱ１、Ｑ２、Ｑ４、及び、Ｑ５、３個のＮチャネルＭ
ＯＳトランジスタＱ３、Ｑ６、及び、Ｑ７、並びに、２
個の反転回路ＩＮＶ１及びＩＮＶ２を有している。一般
に、反転回路は、２個のトランジスタを有する。従っ
て、デバイデッドワードラインドライバＤＷＤ１（ｉ，
ｋ）は、１１個のトランジスタを有することとなる。
バＤＷＤ１（ｉ，ｋ）の回路構成を示す図である。図２
に示すように、デバイデッドワードラインドライバＤＷ
Ｄ１（ｉ，ｋ）は、４個のＰチャネルＭＯＳトランジス
タＱ１、Ｑ２、Ｑ４、及び、Ｑ５、３個のＮチャネルＭ
ＯＳトランジスタＱ３、Ｑ６、及び、Ｑ７、並びに、２
個の反転回路ＩＮＶ１及びＩＮＶ２を有している。一般
に、反転回路は、２個のトランジスタを有する。従っ
て、デバイデッドワードラインドライバＤＷＤ１（ｉ，
ｋ）は、１１個のトランジスタを有することとなる。
【００１８】トランジスタＱ１〜Ｑ３のドレインは、相
互に接続され、トランジスタＱ１及びＱ２のソース電位
は、ハイレベルとされている。また、反転回路ＩＮＶ１
の入力端子は、トランジスタＱ１〜Ｑ３のドレインに接
続され、反転回路ＩＮＶ１の出力端子は、トランジスタ
Ｑ１のゲートに接続されるとともに、デバイデッドワー
ドラインＤＷＬ（ｉ，ｊ）に接続されている。さらに、
トランジスタＱ２及びＱ３のゲートは、カラムセレクト
ラインＣＳＬ（ｊ）に接続されている。
互に接続され、トランジスタＱ１及びＱ２のソース電位
は、ハイレベルとされている。また、反転回路ＩＮＶ１
の入力端子は、トランジスタＱ１〜Ｑ３のドレインに接
続され、反転回路ＩＮＶ１の出力端子は、トランジスタ
Ｑ１のゲートに接続されるとともに、デバイデッドワー
ドラインＤＷＬ（ｉ，ｊ）に接続されている。さらに、
トランジスタＱ２及びＱ３のゲートは、カラムセレクト
ラインＣＳＬ（ｊ）に接続されている。
【００１９】トランジスタＱ４〜Ｑ６のドレインは、相
互に接続され、トランジスタＱ４及びＱ５のソース電位
は、ハイレベルとされている。また、反転回路ＩＮＶ２
の入力端子は、トランジスタＱ４〜Ｑ６のドレインに接
続され、反転回路ＩＮＶ２の出力端子は、トランジスタ
Ｑ４のゲートに接続されるとともに、デバイデッドワー
ドラインＤＷＬ（ｉ，（ｊ＋１））に接続されている。
さらに、トランジスタＱ５及びＱ６のゲートは、カラム
セレクトラインＣＳＬ（ｊ＋１）に接続されている。ト
ランジスタＱ３及びＱ６のソースは、トランジスタＱ７
のドレインに接続され、トランジスタＱ７のソース電位
は、ローレベルとされている。また、トランジスタＱ７
のゲートは、メインワードラインＭＷＬ（ｉ）に接続さ
れている。
互に接続され、トランジスタＱ４及びＱ５のソース電位
は、ハイレベルとされている。また、反転回路ＩＮＶ２
の入力端子は、トランジスタＱ４〜Ｑ６のドレインに接
続され、反転回路ＩＮＶ２の出力端子は、トランジスタ
Ｑ４のゲートに接続されるとともに、デバイデッドワー
ドラインＤＷＬ（ｉ，（ｊ＋１））に接続されている。
さらに、トランジスタＱ５及びＱ６のゲートは、カラム
セレクトラインＣＳＬ（ｊ＋１）に接続されている。ト
ランジスタＱ３及びＱ６のソースは、トランジスタＱ７
のドレインに接続され、トランジスタＱ７のソース電位
は、ローレベルとされている。また、トランジスタＱ７
のゲートは、メインワードラインＭＷＬ（ｉ）に接続さ
れている。
【００２０】次に、デバイデッドワードラインドライバ
ＤＷＤ１（ｉ，ｋ）の動作について説明する。カラムセ
レクトラインＣＳＬ（ｊ）上の信号がローレベルの場合
には、トランジスタＱ２はオンとなり、トランジスタＱ
３はオフとなる。従って、メインワードラインＭＷＬ
（ｉ）上の信号値に関わらず、反転回路ＩＮＶ１の入力
電位はハイレベルとなり、デバイデッドワードラインＤ
ＷＬ（ｉ，ｊ）上には、ローレベルの信号が出力され
る。また、トランジスタＱ１は、ゲート電位がローレベ
ルとされるため、オンとなる。従って、反転回路ＩＮＶ
１及びトランジスタＱ１のゲート〜ドレイン経路によっ
て構成される閉回路は、安定した値を保持し続けること
となる。
ＤＷＤ１（ｉ，ｋ）の動作について説明する。カラムセ
レクトラインＣＳＬ（ｊ）上の信号がローレベルの場合
には、トランジスタＱ２はオンとなり、トランジスタＱ
３はオフとなる。従って、メインワードラインＭＷＬ
（ｉ）上の信号値に関わらず、反転回路ＩＮＶ１の入力
電位はハイレベルとなり、デバイデッドワードラインＤ
ＷＬ（ｉ，ｊ）上には、ローレベルの信号が出力され
る。また、トランジスタＱ１は、ゲート電位がローレベ
ルとされるため、オンとなる。従って、反転回路ＩＮＶ
１及びトランジスタＱ１のゲート〜ドレイン経路によっ
て構成される閉回路は、安定した値を保持し続けること
となる。
【００２１】次に、カラムセレクトラインＣＳＬ（ｊ）
上の信号がハイレベルとなる場合のデバイデッドワード
ラインドライバＤＷＤ１（ｉ，ｋ）の動作について説明
する。図３は、メインワードラインＭＷＬ（ｉ）上の信
号がローレベルであり、カラムセレクトラインＣＳＬ
（ｊ）上の信号がハイレベルとなる場合のデバイデッド
ワードラインドライバＤＷＤ１（ｉ，ｋ）の動作を示す
タイミングチャートである。図３に示すように、初期状
態において、メインワードラインＭＷＬ（ｉ）上の信号
及びカラムセレクトラインＣＳＬ（ｊ）上の信号は、ロ
ーレベルとされており、デバイデッドワードドライバＤ
ＷＤ１（ｉ，ｋ）は、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）上にローレベルの信号を出力している。
上の信号がハイレベルとなる場合のデバイデッドワード
ラインドライバＤＷＤ１（ｉ，ｋ）の動作について説明
する。図３は、メインワードラインＭＷＬ（ｉ）上の信
号がローレベルであり、カラムセレクトラインＣＳＬ
（ｊ）上の信号がハイレベルとなる場合のデバイデッド
ワードラインドライバＤＷＤ１（ｉ，ｋ）の動作を示す
タイミングチャートである。図３に示すように、初期状
態において、メインワードラインＭＷＬ（ｉ）上の信号
及びカラムセレクトラインＣＳＬ（ｊ）上の信号は、ロ
ーレベルとされており、デバイデッドワードドライバＤ
ＷＤ１（ｉ，ｋ）は、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）上にローレベルの信号を出力している。
【００２２】次に、時刻ｔ1において、カラムセレクト
ラインＣＳＬ（ｊ）上の信号がハイレベルとされると、
トランジスタＱ２はオフとなり、トランジスタＱ３はオ
ンとなる。また、トランジスタＱ７は、メインワードラ
インＭＷＬ（ｉ）上の信号がローレベルであるため、オ
フとなっている。しかしながら、反転回路ＩＮＶ１及び
トランジスタＱ１のゲート〜ドレイン経路によって形成
される閉回路が、安定した値を時刻ｔ1以前から引き続
いて保持し続けるため、デバイデッドワードラインＤＷ
Ｌ（ｉ，ｊ）上の信号は、ローレベルに保持されること
となる。
ラインＣＳＬ（ｊ）上の信号がハイレベルとされると、
トランジスタＱ２はオフとなり、トランジスタＱ３はオ
ンとなる。また、トランジスタＱ７は、メインワードラ
インＭＷＬ（ｉ）上の信号がローレベルであるため、オ
フとなっている。しかしながら、反転回路ＩＮＶ１及び
トランジスタＱ１のゲート〜ドレイン経路によって形成
される閉回路が、安定した値を時刻ｔ1以前から引き続
いて保持し続けるため、デバイデッドワードラインＤＷ
Ｌ（ｉ，ｊ）上の信号は、ローレベルに保持されること
となる。
【００２３】その後、時刻ｔ2において、カラムセレク
トラインＣＳＬ（ｊ）上の信号がローレベルとされる
と、トランジスタＱ２はオンとなり、トランジスタＱ３
はオフとなる。従って、デバイデッドワードラインＤＷ
Ｌ（ｉ，ｊ）上の信号は、ローレベルに保持されること
となる。
トラインＣＳＬ（ｊ）上の信号がローレベルとされる
と、トランジスタＱ２はオンとなり、トランジスタＱ３
はオフとなる。従って、デバイデッドワードラインＤＷ
Ｌ（ｉ，ｊ）上の信号は、ローレベルに保持されること
となる。
【００２４】図４は、メインワードラインＭＷＬ（ｉ）
上の信号及びカラムセレクトラインＣＳＬ（ｊ）上の信
号がハイレベルとなる場合のデバイデッドワードライン
ドライバＤＷＤ１（ｉ，ｋ）の動作を示すタイミングチ
ャートである。図４に示すように、初期状態において、
メインワードラインＭＷＬ（ｉ）上の信号及びカラムセ
レクトラインＣＳＬ（ｊ）上の信号は、ローレベルとさ
れており、デバイデッドワードドライバＤＷＤ１（ｉ，
ｋ）は、デバイデッドワードラインＤＷＬ（ｉ，ｊ）上
にローレベルの信号を出力している。
上の信号及びカラムセレクトラインＣＳＬ（ｊ）上の信
号がハイレベルとなる場合のデバイデッドワードライン
ドライバＤＷＤ１（ｉ，ｋ）の動作を示すタイミングチ
ャートである。図４に示すように、初期状態において、
メインワードラインＭＷＬ（ｉ）上の信号及びカラムセ
レクトラインＣＳＬ（ｊ）上の信号は、ローレベルとさ
れており、デバイデッドワードドライバＤＷＤ１（ｉ，
ｋ）は、デバイデッドワードラインＤＷＬ（ｉ，ｊ）上
にローレベルの信号を出力している。
【００２５】次に、時刻ｔ3において、メインワードラ
インＭＷＬ（ｉ）上の信号及びカラムセレクトラインＣ
ＳＬ（ｊ）上の信号がハイレベルとされると、トランジ
スタＱ２はオフとなり、トランジスタＱ３及びＱ７はオ
ンとなる。従って、反転回路ＩＮＶ１の入力電位はロー
レベルとなり、デバイデッドワードラインＤＷＬ（ｉ，
ｊ）には、ハイレベルの信号が出力される。また、トラ
ンジスタＱ１は、ゲート電位がハイレベルとなるため、
オフとなる。
インＭＷＬ（ｉ）上の信号及びカラムセレクトラインＣ
ＳＬ（ｊ）上の信号がハイレベルとされると、トランジ
スタＱ２はオフとなり、トランジスタＱ３及びＱ７はオ
ンとなる。従って、反転回路ＩＮＶ１の入力電位はロー
レベルとなり、デバイデッドワードラインＤＷＬ（ｉ，
ｊ）には、ハイレベルの信号が出力される。また、トラ
ンジスタＱ１は、ゲート電位がハイレベルとなるため、
オフとなる。
【００２６】その後、時刻ｔ4において、メインワード
ラインＭＷＬ（ｉ）上の信号及びカラムセレクトライン
ＣＳＬ（ｊ）上の信号がローレベルとされると、トラン
ジスタＱ２はオンとなり、トランジスタＱ３及びＱ７は
オフとなる。従って、反転回路ＩＮＶ１の入力電位はハ
イレベルとなり、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）には、ローレベルの信号が出力される。
ラインＭＷＬ（ｉ）上の信号及びカラムセレクトライン
ＣＳＬ（ｊ）上の信号がローレベルとされると、トラン
ジスタＱ２はオンとなり、トランジスタＱ３及びＱ７は
オフとなる。従って、反転回路ＩＮＶ１の入力電位はハ
イレベルとなり、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）には、ローレベルの信号が出力される。
【００２７】このように、トランジスタＱ１〜Ｑ３、及
び、Ｑ７、並びに、反転回路ＩＮＶ１は、図１１の真理
値表に従った信号をデバイデッドワードラインＤＷＬ
（ｉ，ｊ）上に出力することとなる。同様に、トランジ
スタＱ４〜Ｑ７、及び、反転回路ＩＮＶ２も、図１１の
真理値表に従った信号をデバイデッドワードラインＤＷ
Ｌ（ｉ，（ｊ＋１））上に出力することとなる。従っ
て、デバイデッドワードラインドライバＤＷＤ１（ｉ，
ｋ）は、先に説明した従来のデバイデッドワードライン
ドライバＤＷＤ３（ｉ，ｊ）の機能とデバイデッドワー
ドラインドライバＤＷＤ３（ｉ，（ｊ＋１））の機能と
を併せた機能を果たすこととなる。
び、Ｑ７、並びに、反転回路ＩＮＶ１は、図１１の真理
値表に従った信号をデバイデッドワードラインＤＷＬ
（ｉ，ｊ）上に出力することとなる。同様に、トランジ
スタＱ４〜Ｑ７、及び、反転回路ＩＮＶ２も、図１１の
真理値表に従った信号をデバイデッドワードラインＤＷ
Ｌ（ｉ，（ｊ＋１））上に出力することとなる。従っ
て、デバイデッドワードラインドライバＤＷＤ１（ｉ，
ｋ）は、先に説明した従来のデバイデッドワードライン
ドライバＤＷＤ３（ｉ，ｊ）の機能とデバイデッドワー
ドラインドライバＤＷＤ３（ｉ，（ｊ＋１））の機能と
を併せた機能を果たすこととなる。
【００２８】ここで、デバイデッドワードラインドライ
バＤＷＤ１（ｉ，ｋ）のトランジスタ数とデバイデッド
ワードラインドライバＤＷＤ３（ｉ，ｊ）及びＤＷＤ３
（ｉ，（ｊ＋１））のトランジスタ数とを比較する。デ
バイデッドワードラインドライバＤＷＤ３（ｉ，ｊ）及
びＤＷＤ３（ｉ，（ｊ＋１））は、それぞれ６個のトラ
ンジスタを有する。従って、デバイデッドワードライン
ドライバＤＷＤ３（ｉ，ｊ）及びＤＷＤ３（ｉ，（ｊ＋
１））は、１２個のトランジスタを有する。これに対
し、デバイデッドワードラインドライバＤＷＤ１（ｉ，
ｋ）は、１１個のトランジスタを有する。従って、本実
施形態に係るメモリＩＣ１によれば、トランジスタ数を
少なくすることにより、小さなチップ面積で従来のメモ
リＩＣ３と同等の機能を実現することができる。
バＤＷＤ１（ｉ，ｋ）のトランジスタ数とデバイデッド
ワードラインドライバＤＷＤ３（ｉ，ｊ）及びＤＷＤ３
（ｉ，（ｊ＋１））のトランジスタ数とを比較する。デ
バイデッドワードラインドライバＤＷＤ３（ｉ，ｊ）及
びＤＷＤ３（ｉ，（ｊ＋１））は、それぞれ６個のトラ
ンジスタを有する。従って、デバイデッドワードライン
ドライバＤＷＤ３（ｉ，ｊ）及びＤＷＤ３（ｉ，（ｊ＋
１））は、１２個のトランジスタを有する。これに対
し、デバイデッドワードラインドライバＤＷＤ１（ｉ，
ｋ）は、１１個のトランジスタを有する。従って、本実
施形態に係るメモリＩＣ１によれば、トランジスタ数を
少なくすることにより、小さなチップ面積で従来のメモ
リＩＣ３と同等の機能を実現することができる。
【００２９】また、従来のメモリＩＣ３においては、１
本のメインワードラインＭＷＬ（ｉ）に２ｎ個のデバイ
デッドワードラインドライバＤＷＤ３（ｉ，ｊ）、すな
わち４ｎ個のトランジスタが接続されているのに対し、
本実施形態に係るメモリＩＣ１においては、１本のメイ
ンワードラインＭＷＬ（ｉ）にｎ個のデバイデッドワー
ドラインドライバＤＷＤ１（ｉ，ｋ）、すなわちｎ個の
トランジスタが接続されている。従って、本実施形態に
係るメモリＩＣ１によれば、メインワードラインＭＷＬ
（ｉ）上に信号を出力する回路の負荷容量を少なくし、
動作速度を速くすることができる。本実施形態に係るメ
モリＩＣ１は、行数（２ｍ）より列数（２ｎ）が大きい
場合に、特に有効である。
本のメインワードラインＭＷＬ（ｉ）に２ｎ個のデバイ
デッドワードラインドライバＤＷＤ３（ｉ，ｊ）、すな
わち４ｎ個のトランジスタが接続されているのに対し、
本実施形態に係るメモリＩＣ１においては、１本のメイ
ンワードラインＭＷＬ（ｉ）にｎ個のデバイデッドワー
ドラインドライバＤＷＤ１（ｉ，ｋ）、すなわちｎ個の
トランジスタが接続されている。従って、本実施形態に
係るメモリＩＣ１によれば、メインワードラインＭＷＬ
（ｉ）上に信号を出力する回路の負荷容量を少なくし、
動作速度を速くすることができる。本実施形態に係るメ
モリＩＣ１は、行数（２ｍ）より列数（２ｎ）が大きい
場合に、特に有効である。
【００３０】なお、本実施形態においては、デバイデッ
ドワードドライバＤＷＤ１（ｉ，ｋ）が、１本のメイン
ワードラインＭＷＬ（ｉ）、並びに、２本のカラムセレ
クトラインＣＳＬ（ｊ）及びＣＳＬ（ｊ＋１）から受信
した信号に基づいて、２本のデバイデッドワードライン
ＤＷＬ（ｉ，ｊ）及びＤＷＬ（ｉ，（ｊ＋１））に信号
を出力することとしているが、１本のメインワードライ
ンＭＷＬ（ｉ）、並びに、３本以上のカラムセレクトラ
インから受信した信号に基づいて、３本以上のデバイデ
ッドワードラインに信号を出力することとしても良い。
ドワードドライバＤＷＤ１（ｉ，ｋ）が、１本のメイン
ワードラインＭＷＬ（ｉ）、並びに、２本のカラムセレ
クトラインＣＳＬ（ｊ）及びＣＳＬ（ｊ＋１）から受信
した信号に基づいて、２本のデバイデッドワードライン
ＤＷＬ（ｉ，ｊ）及びＤＷＬ（ｉ，（ｊ＋１））に信号
を出力することとしているが、１本のメインワードライ
ンＭＷＬ（ｉ）、並びに、３本以上のカラムセレクトラ
インから受信した信号に基づいて、３本以上のデバイデ
ッドワードラインに信号を出力することとしても良い。
【００３１】次に、本発明の第２の実施形態について説
明する。図５は、本発明の第２の実施形態に係る半導体
装置の一部を示す図である。本実施形態は、本発明をメ
モリＩＣに適用したものである。図５に示すように、本
実施形態に係るメモリＩＣ２は、行方向にｍ行、列方向
に２ｎ列のマトリクス状に配置された（ｍ×２ｎ）個の
デバイデッドワードラインドライバＤＷＤ２（ｈ，
ｊ）、２ｍ本のメインワードラインＭＷＬ（ｉ）、２ｎ
本のカラムセレクトラインＣＳＬ（ｊ）、及び、（２ｍ
×２ｎ）本のデバイデッドワードラインＤＷＬ（ｉ，
ｊ）（ここで、ｈ＝１、２、…、ｍ、ｉ＝１、２、…、
２ｍ、ｊ＝１、２、…、２ｎ）を具備している。
明する。図５は、本発明の第２の実施形態に係る半導体
装置の一部を示す図である。本実施形態は、本発明をメ
モリＩＣに適用したものである。図５に示すように、本
実施形態に係るメモリＩＣ２は、行方向にｍ行、列方向
に２ｎ列のマトリクス状に配置された（ｍ×２ｎ）個の
デバイデッドワードラインドライバＤＷＤ２（ｈ，
ｊ）、２ｍ本のメインワードラインＭＷＬ（ｉ）、２ｎ
本のカラムセレクトラインＣＳＬ（ｊ）、及び、（２ｍ
×２ｎ）本のデバイデッドワードラインＤＷＬ（ｉ，
ｊ）（ここで、ｈ＝１、２、…、ｍ、ｉ＝１、２、…、
２ｍ、ｊ＝１、２、…、２ｎ）を具備している。
【００３２】デバイデッドワードラインドライバＤＷＤ
２（ｈ，ｊ）は、メインワードラインＭＷＬ（ｉ）及び
ＭＷＬ（ｉ＋１）からメインワードライン信号を、カラ
ムセレクトラインＣＳＬ（ｊ）からカラムセレクトライ
ン信号を受信し、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）及びＤＷＬ（（ｉ＋１），ｊ）にデバイデッ
ドワードライン信号（選択信号）を出力する。
２（ｈ，ｊ）は、メインワードラインＭＷＬ（ｉ）及び
ＭＷＬ（ｉ＋１）からメインワードライン信号を、カラ
ムセレクトラインＣＳＬ（ｊ）からカラムセレクトライ
ン信号を受信し、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）及びＤＷＬ（（ｉ＋１），ｊ）にデバイデッ
ドワードライン信号（選択信号）を出力する。
【００３３】図６は、デバイデッドワードラインドライ
バＤＷＤ２（ｈ，ｊ）の回路構成を示す図である。図６
に示すように、デバイデッドワードラインドライバＤＷ
Ｄ２（ｈ，ｊ）は、４個のＰチャネルＭＯＳトランジス
タＱ１１、Ｑ１２、Ｑ１４、及び、Ｑ１５、３個のＮチ
ャネルＭＯＳトランジスタＱ１３、Ｑ１６、及び、Ｑ１
７、並びに、２個の反転回路ＩＮＶ１１及びＩＮＶ１２
を有している。一般に、反転回路は、２個のトランジス
タを有する。従って、デバイデッドワードラインドライ
バＤＷＤ２（ｈ，ｊ）は、１１個のトランジスタを有す
ることとなる。
バＤＷＤ２（ｈ，ｊ）の回路構成を示す図である。図６
に示すように、デバイデッドワードラインドライバＤＷ
Ｄ２（ｈ，ｊ）は、４個のＰチャネルＭＯＳトランジス
タＱ１１、Ｑ１２、Ｑ１４、及び、Ｑ１５、３個のＮチ
ャネルＭＯＳトランジスタＱ１３、Ｑ１６、及び、Ｑ１
７、並びに、２個の反転回路ＩＮＶ１１及びＩＮＶ１２
を有している。一般に、反転回路は、２個のトランジス
タを有する。従って、デバイデッドワードラインドライ
バＤＷＤ２（ｈ，ｊ）は、１１個のトランジスタを有す
ることとなる。
【００３４】トランジスタＱ１１〜Ｑ１３のドレイン
は、相互に接続され、トランジスタＱ１１及びＱ１２の
ソース電位は、ハイレベルとされている。また、反転回
路ＩＮＶ１１の入力端子は、トランジスタＱ１１〜Ｑ１
３のドレインに接続され、反転回路ＩＮＶ１１の出力端
子は、トランジスタＱ１１のゲートに接続されるととも
に、デバイデッドワードラインＤＷＬ（ｉ，ｊ）に接続
されている。さらに、トランジスタＱ１２及びＱ１３の
ゲートは、メインワードラインＭＷＬ（ｉ）に接続され
ている。
は、相互に接続され、トランジスタＱ１１及びＱ１２の
ソース電位は、ハイレベルとされている。また、反転回
路ＩＮＶ１１の入力端子は、トランジスタＱ１１〜Ｑ１
３のドレインに接続され、反転回路ＩＮＶ１１の出力端
子は、トランジスタＱ１１のゲートに接続されるととも
に、デバイデッドワードラインＤＷＬ（ｉ，ｊ）に接続
されている。さらに、トランジスタＱ１２及びＱ１３の
ゲートは、メインワードラインＭＷＬ（ｉ）に接続され
ている。
【００３５】トランジスタＱ１４〜Ｑ１６のドレイン
は、相互に接続され、トランジスタＱ１４及びＱ１５の
ソース電位は、ハイレベルとされている。また、反転回
路ＩＮＶ１２の入力端子は、トランジスタＱ１４〜Ｑ１
６のドレインに接続され、反転回路ＩＮＶ１２の出力端
子は、トランジスタＱ１４のゲートに接続されるととも
に、デバイデッドワードラインＤＷＬ（（ｉ＋１），
ｊ）に接続されている。さらに、トランジスタＱ１５及
びＱ１６のゲートは、メインワードラインＭＷＬ（ｉ＋
１）に接続されている。トランジスタＱ１３及びＱ１６
のソースは、トランジスタＱ１７のドレインに接続さ
れ、トランジスタＱ１７のソース電位は、ローレベルと
されている。また、トランジスタＱ１７のゲートは、カ
ラムセレクトラインＣＳＬ（ｊ）に接続されている。
は、相互に接続され、トランジスタＱ１４及びＱ１５の
ソース電位は、ハイレベルとされている。また、反転回
路ＩＮＶ１２の入力端子は、トランジスタＱ１４〜Ｑ１
６のドレインに接続され、反転回路ＩＮＶ１２の出力端
子は、トランジスタＱ１４のゲートに接続されるととも
に、デバイデッドワードラインＤＷＬ（（ｉ＋１），
ｊ）に接続されている。さらに、トランジスタＱ１５及
びＱ１６のゲートは、メインワードラインＭＷＬ（ｉ＋
１）に接続されている。トランジスタＱ１３及びＱ１６
のソースは、トランジスタＱ１７のドレインに接続さ
れ、トランジスタＱ１７のソース電位は、ローレベルと
されている。また、トランジスタＱ１７のゲートは、カ
ラムセレクトラインＣＳＬ（ｊ）に接続されている。
【００３６】次に、デバイデッドワードラインドライバ
ＤＷＤ２（ｈ，ｊ）の動作について説明する。メインワ
ードラインＭＷＬ（ｉ）上の信号がローレベルの場合に
は、トランジスタＱ１２はオンとなり、トランジスタＱ
１３はオフとなる。従って、カラムセレクトラインＣＳ
Ｌ（ｊ）上の信号値に関わらず、反転回路ＩＮＶ１１の
入力電位はハイレベルとなり、デバイデッドワードライ
ンＤＷＬ（ｉ，ｊ）上には、ローレベルの信号が出力さ
れる。また、トランジスタＱ１１は、ゲート電位がロー
レベルとされるため、オンとなる。従って、反転回路Ｉ
ＮＶ１１及びトランジスタＱ１１のゲート〜ドレイン経
路によって構成される閉回路は、安定した値を保持し続
けることとなる。
ＤＷＤ２（ｈ，ｊ）の動作について説明する。メインワ
ードラインＭＷＬ（ｉ）上の信号がローレベルの場合に
は、トランジスタＱ１２はオンとなり、トランジスタＱ
１３はオフとなる。従って、カラムセレクトラインＣＳ
Ｌ（ｊ）上の信号値に関わらず、反転回路ＩＮＶ１１の
入力電位はハイレベルとなり、デバイデッドワードライ
ンＤＷＬ（ｉ，ｊ）上には、ローレベルの信号が出力さ
れる。また、トランジスタＱ１１は、ゲート電位がロー
レベルとされるため、オンとなる。従って、反転回路Ｉ
ＮＶ１１及びトランジスタＱ１１のゲート〜ドレイン経
路によって構成される閉回路は、安定した値を保持し続
けることとなる。
【００３７】次に、メインワードラインＭＷＬ（ｉ）上
の信号がハイレベルとなる場合のデバイデッドワードラ
インドライバＤＷＤ２（ｈ，ｊ）の動作について説明す
る。図７は、カラムセレクトラインＣＳＬ（ｊ）上の信
号がローレベルであり、メインワードラインＭＷＬ
（ｉ）上の信号がハイレベルとなる場合のデバイデッド
ワードラインドライバＤＷＤ２（ｈ，ｊ）の動作を示す
タイミングチャートである。図７に示すように、初期状
態において、メインワードラインＭＷＬ（ｉ）上の信号
及びカラムセレクトラインＣＳＬ（ｊ）上の信号は、ロ
ーレベルとされており、デバイデッドワードドライバＤ
ＷＤ２（ｈ，ｊ）は、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）上にローレベルの信号を出力している。
の信号がハイレベルとなる場合のデバイデッドワードラ
インドライバＤＷＤ２（ｈ，ｊ）の動作について説明す
る。図７は、カラムセレクトラインＣＳＬ（ｊ）上の信
号がローレベルであり、メインワードラインＭＷＬ
（ｉ）上の信号がハイレベルとなる場合のデバイデッド
ワードラインドライバＤＷＤ２（ｈ，ｊ）の動作を示す
タイミングチャートである。図７に示すように、初期状
態において、メインワードラインＭＷＬ（ｉ）上の信号
及びカラムセレクトラインＣＳＬ（ｊ）上の信号は、ロ
ーレベルとされており、デバイデッドワードドライバＤ
ＷＤ２（ｈ，ｊ）は、デバイデッドワードラインＤＷＬ
（ｉ，ｊ）上にローレベルの信号を出力している。
【００３８】次に、時刻ｔ5において、メインワードラ
インＭＷＬ（ｉ）上の信号がハイレベルとされると、ト
ランジスタＱ１２はオフとなり、トランジスタＱ１３は
オンとなる。また、トランジスタＱ１７は、カラムセレ
クトラインＣＳＬ（ｊ）上の信号がローレベルであるた
め、オフとなっている。しかしながら、反転回路ＩＮＶ
１１及びトランジスタＱ１１のゲート〜ドレイン経路に
よって形成される閉回路が、安定した値を時刻ｔ5以前
から引き続いて保持し続けるため、デバイデッドワード
ラインＤＷＬ（ｉ，ｊ）上の信号は、ローレベルに保持
されることとなる。
インＭＷＬ（ｉ）上の信号がハイレベルとされると、ト
ランジスタＱ１２はオフとなり、トランジスタＱ１３は
オンとなる。また、トランジスタＱ１７は、カラムセレ
クトラインＣＳＬ（ｊ）上の信号がローレベルであるた
め、オフとなっている。しかしながら、反転回路ＩＮＶ
１１及びトランジスタＱ１１のゲート〜ドレイン経路に
よって形成される閉回路が、安定した値を時刻ｔ5以前
から引き続いて保持し続けるため、デバイデッドワード
ラインＤＷＬ（ｉ，ｊ）上の信号は、ローレベルに保持
されることとなる。
【００３９】その後、時刻ｔ6において、メインワード
ラインＭＷＬ（ｉ）上の信号がローレベルとされると、
トランジスタＱ１２はオンとなり、トランジスタＱ１３
はオフとなる。従って、デバイデッドワードラインＤＷ
Ｌ（ｉ，ｊ）上の信号は、ローレベルに保持されること
となる。
ラインＭＷＬ（ｉ）上の信号がローレベルとされると、
トランジスタＱ１２はオンとなり、トランジスタＱ１３
はオフとなる。従って、デバイデッドワードラインＤＷ
Ｌ（ｉ，ｊ）上の信号は、ローレベルに保持されること
となる。
【００４０】図８は、メインワードラインＭＷＬ（ｉ）
上の信号及びカラムセレクトラインＣＳＬ（ｊ）上の信
号がハイレベルとなる場合のデバイデッドワードライン
ドライバＤＷＤ２（ｈ，ｊ）の動作を示すタイミングチ
ャートである。図８に示すように、初期状態において、
メインワードラインＭＷＬ（ｉ）上の信号及びカラムセ
レクトラインＣＳＬ（ｊ）上の信号は、ローレベルとさ
れており、デバイデッドワードドライバＤＷＤ２（ｈ，
ｊ）は、デバイデッドワードラインＤＷＬ（ｉ，ｊ）上
にローレベルの信号を出力している。
上の信号及びカラムセレクトラインＣＳＬ（ｊ）上の信
号がハイレベルとなる場合のデバイデッドワードライン
ドライバＤＷＤ２（ｈ，ｊ）の動作を示すタイミングチ
ャートである。図８に示すように、初期状態において、
メインワードラインＭＷＬ（ｉ）上の信号及びカラムセ
レクトラインＣＳＬ（ｊ）上の信号は、ローレベルとさ
れており、デバイデッドワードドライバＤＷＤ２（ｈ，
ｊ）は、デバイデッドワードラインＤＷＬ（ｉ，ｊ）上
にローレベルの信号を出力している。
【００４１】次に、時刻ｔ7において、メインワードラ
インＭＷＬ（ｉ）上の信号及びカラムセレクトラインＣ
ＳＬ（ｊ）上の信号がハイレベルとされると、トランジ
スタＱ１２はオフとなり、トランジスタＱ１３及びＱ１
７はオンとなる。従って、反転回路ＩＮＶ１１の入力電
位はローレベルとなり、デバイデッドワードラインＤＷ
Ｌ（ｉ，ｊ）には、ハイレベルの信号が出力される。ま
た、トランジスタＱ１１は、ゲート電位がハイレベルと
なるため、オフとなる。
インＭＷＬ（ｉ）上の信号及びカラムセレクトラインＣ
ＳＬ（ｊ）上の信号がハイレベルとされると、トランジ
スタＱ１２はオフとなり、トランジスタＱ１３及びＱ１
７はオンとなる。従って、反転回路ＩＮＶ１１の入力電
位はローレベルとなり、デバイデッドワードラインＤＷ
Ｌ（ｉ，ｊ）には、ハイレベルの信号が出力される。ま
た、トランジスタＱ１１は、ゲート電位がハイレベルと
なるため、オフとなる。
【００４２】その後、時刻ｔ8において、メインワード
ラインＭＷＬ（ｉ）上の信号及びカラムセレクトライン
ＣＳＬ（ｊ）上の信号がローレベルとされると、トラン
ジスタＱ１２はオンとなり、トランジスタＱ１３及びＱ
１７はオフとなる。従って、反転回路ＩＮＶ１１の入力
電位はハイレベルとなり、デバイデッドワードラインＤ
ＷＬ（ｉ，ｊ）には、ローレベルの信号が出力される。
ラインＭＷＬ（ｉ）上の信号及びカラムセレクトライン
ＣＳＬ（ｊ）上の信号がローレベルとされると、トラン
ジスタＱ１２はオンとなり、トランジスタＱ１３及びＱ
１７はオフとなる。従って、反転回路ＩＮＶ１１の入力
電位はハイレベルとなり、デバイデッドワードラインＤ
ＷＬ（ｉ，ｊ）には、ローレベルの信号が出力される。
【００４３】このように、トランジスタＱ１１〜Ｑ１
３、及び、Ｑ１７、並びに、反転回路ＩＮＶ１１は、図
１１の真理値表に従った信号をデバイデッドワードライ
ンＤＷＬ（ｉ，ｊ）上に出力することとなる。同様に、
トランジスタＱ１４〜Ｑ１７、及び、反転回路ＩＮＶ１
２も、図１１の真理値表に従った信号をデバイデッドワ
ードラインＤＷＬ（ｉ，（ｊ＋１））上に出力すること
となる。従って、デバイデッドワードラインドライバＤ
ＷＤ２（ｈ，ｊ）は、先に説明した従来のデバイデッド
ワードラインドライバＤＷＤ３（ｉ，ｊ）の機能とデバ
イデッドワードラインドライバＤＷＤ３（（ｉ＋１），
ｊ）の機能とを併せた機能を果たすこととなる。
３、及び、Ｑ１７、並びに、反転回路ＩＮＶ１１は、図
１１の真理値表に従った信号をデバイデッドワードライ
ンＤＷＬ（ｉ，ｊ）上に出力することとなる。同様に、
トランジスタＱ１４〜Ｑ１７、及び、反転回路ＩＮＶ１
２も、図１１の真理値表に従った信号をデバイデッドワ
ードラインＤＷＬ（ｉ，（ｊ＋１））上に出力すること
となる。従って、デバイデッドワードラインドライバＤ
ＷＤ２（ｈ，ｊ）は、先に説明した従来のデバイデッド
ワードラインドライバＤＷＤ３（ｉ，ｊ）の機能とデバ
イデッドワードラインドライバＤＷＤ３（（ｉ＋１），
ｊ）の機能とを併せた機能を果たすこととなる。
【００４４】ここで、デバイデッドワードラインドライ
バＤＷＤ２（ｈ，ｊ）のトランジスタ数とデバイデッド
ワードラインドライバＤＷＤ３（ｉ，ｊ）及びＤＷＤ３
（（ｉ＋１），ｊ）のトランジスタ数とを比較する。デ
バイデッドワードラインドライバＤＷＤ３（ｉ，ｊ）及
びＤＷＤ３（（ｉ＋１），ｊ）は、それぞれ６個のトラ
ンジスタを有する。従って、デバイデッドワードライン
ドライバＤＷＤ３（ｉ，ｊ）及びＤＷＤ３（（ｉ＋
１），ｊ）全体では、１２個のトランジスタを有する。
これに対し、デバイデッドワードラインドライバＤＷＤ
２（ｈ，ｊ）は、１１個のトランジスタを有する。従っ
て、本実施形態に係るメモリＩＣ２によれば、トランジ
スタ数を少なくすることにより、小さなチップ面積で従
来のメモリＩＣ３と同等の機能を実現することができ
る。
バＤＷＤ２（ｈ，ｊ）のトランジスタ数とデバイデッド
ワードラインドライバＤＷＤ３（ｉ，ｊ）及びＤＷＤ３
（（ｉ＋１），ｊ）のトランジスタ数とを比較する。デ
バイデッドワードラインドライバＤＷＤ３（ｉ，ｊ）及
びＤＷＤ３（（ｉ＋１），ｊ）は、それぞれ６個のトラ
ンジスタを有する。従って、デバイデッドワードライン
ドライバＤＷＤ３（ｉ，ｊ）及びＤＷＤ３（（ｉ＋
１），ｊ）全体では、１２個のトランジスタを有する。
これに対し、デバイデッドワードラインドライバＤＷＤ
２（ｈ，ｊ）は、１１個のトランジスタを有する。従っ
て、本実施形態に係るメモリＩＣ２によれば、トランジ
スタ数を少なくすることにより、小さなチップ面積で従
来のメモリＩＣ３と同等の機能を実現することができ
る。
【００４５】また、従来のメモリＩＣ３においては、１
本のカラムセレクトラインＣＳＬ（ｊ）に２ｍ個のデバ
イデッドワードラインドライバＤＷＤ３（ｉ，ｊ）、す
なわち４ｍ個のトランジスタが接続されているのに対
し、本実施形態に係るメモリＩＣにおいては、１本のカ
ラムセレクトラインＣＳＬ（ｊ）にｍ個のデバイデッド
ワードラインドライバＤＷＤ２（ｈ，ｊ）、すなわちｍ
個のトランジスタが接続されている。従って、本実施形
態に係るメモリＩＣ２によれば、カラムセレクトライン
ＣＳＬ（ｊ）上に信号を出力する回路の負荷容量を少な
くし、動作速度を速くすることができる。本実施形態に
係るメモリＩＣ２は、列数（２ｎ）より行数（２ｍ）が
大きい場合に、特に有効である。
本のカラムセレクトラインＣＳＬ（ｊ）に２ｍ個のデバ
イデッドワードラインドライバＤＷＤ３（ｉ，ｊ）、す
なわち４ｍ個のトランジスタが接続されているのに対
し、本実施形態に係るメモリＩＣにおいては、１本のカ
ラムセレクトラインＣＳＬ（ｊ）にｍ個のデバイデッド
ワードラインドライバＤＷＤ２（ｈ，ｊ）、すなわちｍ
個のトランジスタが接続されている。従って、本実施形
態に係るメモリＩＣ２によれば、カラムセレクトライン
ＣＳＬ（ｊ）上に信号を出力する回路の負荷容量を少な
くし、動作速度を速くすることができる。本実施形態に
係るメモリＩＣ２は、列数（２ｎ）より行数（２ｍ）が
大きい場合に、特に有効である。
【００４６】なお、本実施形態においては、デバイデッ
ドワードドライバＤＷＤ２（ｈ，ｊ）が、１本のカラム
セレクトラインＣＳＬ（ｊ）、並びに、２本のメインワ
ードラインＭＷＬ（ｉ）から受信した信号に基づいて、
２本のデバイデッドワードラインＤＷＬ（ｉ，ｊ）及び
ＤＷＬ（（ｉ＋１），ｊ）に信号を出力することとして
いるが、１本のカラムセレクトラインＣＳＬ（ｉ）、並
びに、３本以上のメインワードラインから受信した信号
に基づいて、３本以上のデバイデッドワードラインに信
号を出力することとしても良い。
ドワードドライバＤＷＤ２（ｈ，ｊ）が、１本のカラム
セレクトラインＣＳＬ（ｊ）、並びに、２本のメインワ
ードラインＭＷＬ（ｉ）から受信した信号に基づいて、
２本のデバイデッドワードラインＤＷＬ（ｉ，ｊ）及び
ＤＷＬ（（ｉ＋１），ｊ）に信号を出力することとして
いるが、１本のカラムセレクトラインＣＳＬ（ｉ）、並
びに、３本以上のメインワードラインから受信した信号
に基づいて、３本以上のデバイデッドワードラインに信
号を出力することとしても良い。
【００４７】
【発明の効果】以上述べた様に、本発明によれば、トラ
ンジスタの数を少なくすることによりコストを低くする
とともに、メインワードライン又はカラムセレクトライ
ンに信号を出力する回路の負荷容量を小さくすることに
より動作速度を速くすることができる。
ンジスタの数を少なくすることによりコストを低くする
とともに、メインワードライン又はカラムセレクトライ
ンに信号を出力する回路の負荷容量を小さくすることに
より動作速度を速くすることができる。
【図１】本発明の第１の実施形態に係る半導体装置の一
部を示す図である。
部を示す図である。
【図２】図１のデバイデッドワードラインドライバの回
路構成を示す図である。
路構成を示す図である。
【図３】図１のデバイデッドワードラインドライバの動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図４】図１のデバイデッドワードラインドライバの動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図５】本発明の第２の実施形態に係る半導体装置の一
部を示す図である。
部を示す図である。
【図６】図５のデバイデッドワードラインドライバの回
路構成を示す図である。
路構成を示す図である。
【図７】図５のデバイデッドワードラインドライバの動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図８】図５のデバイデッドワードラインドライバの動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図９】従来のメモリＩＣの一部を示す図である。
【図１０】図９のデバイデッドワードラインドライバの
回路構成を示す図である。
回路構成を示す図である。
【図１１】図１、図５、及び、図９のデバイデッドワー
ドラインドライバの真理値表を示す図である。
ドラインドライバの真理値表を示す図である。
１〜３ メモリＩＣ ＤＷＤ１（ｉ，ｋ）、ＤＷＤ２（ｈ，ｊ）、ＤＷＤ３
（ｉ，ｊ） デバイデッドワードラインドライバ ＭＷＬ（ｉ） メインワードライン ＣＳＬ（ｊ） カラムセレクトライン ＤＷＬ（ｉ，ｊ） デバイデッドワードライン Ｑ１〜Ｑ２４ トランジスタ ＩＮＶ１〜ＩＮＶ２１ 反転回路 Ｇ１ ＮＡＮＤゲート回路
（ｉ，ｊ） デバイデッドワードラインドライバ ＭＷＬ（ｉ） メインワードライン ＣＳＬ（ｊ） カラムセレクトライン ＤＷＬ（ｉ，ｊ） デバイデッドワードライン Ｑ１〜Ｑ２４ トランジスタ ＩＮＶ１〜ＩＮＶ２１ 反転回路 Ｇ１ ＮＡＮＤゲート回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ22 KA24 KA27 KB44 5B025 AD03 AE05 5M024 AA42 BB08 BB34 CC22 CC40 LL01 PP01 PP02 PP03 PP07 PP10
Claims (4)
- 【請求項１】 複数のメインワードラインと、 複数のカラムセレクトラインと、 複数のデバイデッドワードラインと、 １本のメインワードライン及びＫ本（Ｋは２以上の整
数）のカラムセレクトラインから受信した信号に基づい
て、Ｋ本のデバイデッドワードライン上に選択信号を出
力する選択信号出力回路と、を具備する半導体装置。 - 【請求項２】 前記選択信号出力回路が、 ソースが第１の電源電位に接続され、ゲートが第ｊ番目
のカラムセレクトラインに接続された第１のＰチャネル
ＭＯＳトランジスタと、ドレインが前記第１のＰチャネ
ルＭＯＳトランジスタのドレインに接続され、ゲートが
第ｊ番目のカラムセレクトラインに接続された第１のＮ
チャネルＭＯＳトランジスタと、入力が前記第１のＰチ
ャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭ
ＯＳトランジスタのドレインに接続され、出力が第ｊ番
目のデバイデッドワードラインに接続された反転回路
と、ソースが第１の電源電位に接続され、ドレインが前
記反転回路の入力に接続され、ゲートが前記反転回路の
出力に接続された第２のＰチャネルＭＯＳトランジスタ
と、をそれぞれ含むＫ組の回路と、 ソースが第２の電源電位に接続され、ドレインが前記Ｋ
組の回路の第１のＮチャネルＭＯＳトランジスタのソー
スに接続され、ゲートが前記１本のメインワードライン
に接続された第２のＮチャネルＭＯＳトランジスタと、
を有することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 複数のカラムセレクトラインと、 複数のメインワードラインと、 複数のデバイデッドワードラインと、 １本のカラムセレクトライン及びＭ本（Ｍは２以上の整
数）のメインワードラインから受信した信号に基づい
て、Ｍ本のデバイデッドワードライン上に選択信号を出
力する選択信号出力回路と、を具備する半導体装置。 - 【請求項４】 前記選択信号出力回路が、 ソースが第１の電源電位に接続され、ゲートが第ｉ番目
のメインワードラインに接続された第１のＰチャネルＭ
ＯＳトランジスタと、ドレインが前記第１のＰチャネル
ＭＯＳトランジスタのドレインに接続され、ゲートが第
ｉ番目のメインワードラインに接続された第１のＮチャ
ネルＭＯＳトランジスタと、入力が前記第１のＰチャネ
ルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳ
トランジスタのドレインに接続され、出力が第ｉ番目の
デバイデッドワードラインに接続された反転回路と、ソ
ースが第１の電源電位に接続され、ドレインが前記反転
回路の入力に接続され、ゲートが前記反転回路の出力に
接続された第２のＰチャネルＭＯＳトランジスタと、を
それぞれ含むＭ組の回路と、 ソースが第２の電源電位に接続され、ドレインが前記Ｍ
組の回路の第１のＮチャネルＭＯＳトランジスタのソー
スに接続され、ゲートが前記１本のカラムセレクトライ
ンに接続された第２のＮチャネルＭＯＳトランジスタ
と、を有することを特徴とする請求項３記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001140634A JP2002334583A (ja) | 2001-05-10 | 2001-05-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001140634A JP2002334583A (ja) | 2001-05-10 | 2001-05-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002334583A true JP2002334583A (ja) | 2002-11-22 |
Family
ID=18987211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001140634A Withdrawn JP2002334583A (ja) | 2001-05-10 | 2001-05-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002334583A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080393A (ja) * | 2005-09-14 | 2007-03-29 | Seiko Epson Corp | 集積回路装置及び電子機器 |
-
2001
- 2001-05-10 JP JP2001140634A patent/JP2002334583A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080393A (ja) * | 2005-09-14 | 2007-03-29 | Seiko Epson Corp | 集積回路装置及び電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7929329B2 (en) | Memory bank signal coupling buffer and method | |
| US10460795B2 (en) | Multiport memory, memory macro and semiconductor device | |
| US4951259A (en) | Semiconductor memory device with first and second word line drivers | |
| US4707625A (en) | Semiconductor integrated circuit device formed with a CMOS circuit and a boatstrap capacitor | |
| JPS61292293A (ja) | 高速ｃｍｏｓ電流センス増幅器 | |
| US7468925B2 (en) | Semiconductor memory device realizing high-speed access | |
| KR0155986B1 (ko) | 반도체 기억장치 | |
| TW200614238A (en) | Semiconductor memory device | |
| JPS6043296A (ja) | 半導体記憶装置 | |
| JPS6043295A (ja) | 半導体記憶装置 | |
| JP2002334583A (ja) | 半導体装置 | |
| JP2002352581A (ja) | 半導体集積回路 | |
| JPH0263277B2 (ja) | ||
| JPS6151692A (ja) | 記憶装置 | |
| JPH06195977A (ja) | 半導体記憶装置 | |
| JPS59186196A (ja) | 横型レシオレスｒｏｍ | |
| JPH0359884A (ja) | 半導体記憶装置 | |
| JPS60234292A (ja) | Ｍｏｓスタテイツク型ｒａｍ | |
| JP2549235B2 (ja) | 半導体記憶装置 | |
| JPH0684366A (ja) | 半導体記憶装置 | |
| JPH01298594A (ja) | 半導体記憶装置 | |
| JPH1092183A (ja) | 半導体記憶装置 | |
| JPS59186190A (ja) | 半導体集積回路装置 | |
| JPH11176168A (ja) | 論理回路、半導体集積回路、半導体記憶装置、及びデータ処理装置 | |
| JPS62143289A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040623 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070719 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070919 |