JPS6141079B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体リードオンリメモリ（以下
ROMと称する）に関し、特に１本の出力線に対
し複数個の絶縁ゲート型電界効果トランジスタ
（以下MISFET又は単にFETを称する）が直列接
続された、いわゆる縦型ROMに関する。

最近のROMにおいては、集積度の向上を図る
目的で上記縦型構成のROMが用いられている。
しかし、かかる縦型ROMは動作速度が遅いとい
う欠点を有する。その理由は１本の出力線に複数
個のFETが多段接続されることにより、インピ
ーダンス大となりプリチヤージ、デイスチヤージ
が遅くなるためである。

このため本願出願人は第１Ａ図のような回路を
先に提案した（特願昭51−156493号）。すなわ
ち、第１Ａ図に示すように、出力線を８本に分
け、これを４本（l₁〜l₄），（l₁′〜l₄′）毎に並列接
続するとともに、この並列接続されたものを上下
に配し、今迄１本の出力ラインに接続された
FETを８等分して上記８本の出力ラインに分割
接続する方法（これを縦分割と称する）が採られ
ている。なお、上記並列接続された出力ラインl₁
〜l₄，I₁′〜l₄′の出力側に両出力を２入力とする
NORゲート回路G₀を設け、この出力点から出力
を取り出す。また、各ラインは、プリチヤージ用
クロツクパルスφ_Bによつて駆動されるFETを介
して電源Ｖ_DD（又はＶ_GG）に接続されている。そ
して、各ラインの電源側にはカラムセレクトライ
ンが設けられており、接地側にはROMアドレス
ラインが設けられている。これらのラインと出力
ラインとは適宜FET（図中○印の部分）によつ
て接続されており、例えば、Ａの○印は第１Ｂ図
に示すように、出力ラインl₁は、そこに直列接続
されたFETM₀と、このFETのゲートに接続され
るラインl₆とによつて電気的に接続されるように
なつている。上記構成のROMにあつては、先ず
クロツクパルスφ_Bを高レベルとすることによつ
て出力ラインl₁〜l₄，l₁′〜l₄′をプリチヤージし、
次に接地側に設けられたデイスチヤージ用FET
（図示せず）によつてデイスチヤージを行うとと
もに、アドレスラインに印加される信号によつて
適宜の行を選択し、また、セレクトラインの信号
によつて適宜の列を選択し、もつてゲート回路
G₀より所望のROM出力を得ることができる。か
かる構成を用いれば、従来１本の出力ラインに極
めて多段のFETを接続しなければならなかつた
構成に比して、１本の出力ラインに接続される
FETの個数は1/8で済むからインピーダンスが小
さくなりスピードの向上が図れることになる。し
かし、上下各方向に同数のセレクトラインと、ア
ドレスラインを必要とするため総合的に容量が大
きくなり折角の高速化がこれにより阻害されてし
まうという欠点を有する。

上記欠点を除くため本願出願人は第２図に示す
ような回路を、本願発明に先だつて考えた。すな
わち、出力ラインを８本に分け、４本毎に並列接
続しl₁〜l₄，l₁′〜l₄′、さらにこれらを横方向に配
列み（横分割と称する）、これらに共通にセレク
トラインl₅〜l₁₀及びROMアドレスラインを配置
するものである。そして、各並列接続した出力ラ
インの信号を２入力とするNANDゲート回路を設
けそこからROM出力を得る。かかる構成のROM
の動作は上記縦分割の場合と同様である。そし
て、このような構成をとることによつて、配線容
量を減らすことができるから上記縦分割のものよ
りも一層高速化が図れるものとなる。

ところで、ROMの動作速度を向上させるため
には上述のようにインピーダンス及び容量を小と
することの外に、プリチヤージレベルを制限して
充放電時間を短かくすることによつて高速化を図
るという方法が考えられる。

第３図は上記の点に着目して本願出願人らが先
に提案したプリチヤージ制限回路の回路図である
（特願昭52−65777号）。同図に示すように、４本
の出力ラインを並列接続し、その共通接続点をプ
リチヤージ用クロツクパルスφ_Bによつて駆動さ
れるプリチヤージ用FETM、を介して電源に接
続するものにおいて、上記共通接続点とプリチヤ
ージ用FETとの間にスイツチングFETM₂を設
け、このスイツチングFETM₂を、出力ラインの
プリチヤージレベルによつて駆動されるインバー
タG₂によつて制御する。かかる構成の回路の動
作は次の通りである。プリチヤージ開始前はプリ
チヤージ用FETM₁がオフ、出力ラインがグラン
ドレベル、インバータ出力が電源レベルのためス
イツチングFETM₂がオンとなつている。次にク
ロツクパルスφ_Bが電源レベルとなるとプリチヤ
ージを開始し、出力ラインのレベルが立上る。そ
して、出力ラインのプリチヤージレベルがインバ
ータG₂の反転レベル以上になると、インバータ
が反転し、FETM₂がオフとなる。その結果プリ
チヤージ動作を停止する。このため、出力ライン
はインバータのしきい値電圧以上には充電されな
い。その結果デイスチヤージも早くなり、高速化
が図れる。

そこで、本願発明者は、インピーダンスの減少
化、容量の減少化、及びプリチヤージ制限の三種
類の方法を適宜組み合せることにより高速化が図
れるのではないかと考えた。

本発明は上記着想の下になされたものであつて
その目的とするところは、縦型ROMの速度を更
に向上させることにある。

上記目的を達成するための本発明の一実施例
は、１本の出力線に対し複数個の絶縁ゲート型電
界効果トランジスタが直列接続された縦型レシオ
レス構成のリードオンリメモリにおいて、上記複
数個の絶縁ゲート型電界効果トランジスタを縦又
は横に配列された複数本の出力線に分割して配置
するとともに、各出力線のプリチヤージレベルを
制限する手段を設けることによつて動作速度を向
上せしめたことを特徴とするものである。

以下実施例にそつて図面を参照し本発明を具体
的に説明する。

第４図は本発明に係るROMの一実施例を示す
回路図である。同図に示すように、４本の出力ラ
インに適宜にFETがマトリクス状に配置された
メモリマトリクス群の複数個MR₁〜MR_oを行状に
配列し、各メモリマトリクス群の出力点はそれぞ
れプリチヤージ用FETQ_p1〜Ｑ_poを介して電源Ｖ
_DD（又はＶ_GG）に接続し、電源Ｖ_DDと_B端子間
にデコーダプリチヤークロツクφ_Aが印加される
FETQ_pAと、上記メモリマトリクス群MR₁〜MR_o
の個数に対応する数の検出用FETQ_s1〜Ｑ_soを直
列接続し、この検出用FETQ_s1〜Ｑ_soのゲートに
は各メモリマトリクス群MR₁〜MR_oの出力点をそ
れぞれ接続する。そして、デコーダプリチヤージ
用FETQ_pAと検出用FETQ_s1の接続点の信号によ
つて制限されるインバータIN₁を設けるととも
に、このインバータの出力と、プリチヤージクロ
ツクパルスφ_Bの反転信号_Bを２入力とする
NORゲート回路NR₀を設け、このNORゲート回
路の出力によつて上記プリチヤージ用FETQ_p1〜
Ｑ_poを共通駆動する。なお、上記回路では、
FETは全てｐチヤンネル型を使い、電源は負電
位とし、さらに、接地電位を高レベル（Ｈ）と
し、電源電位を低レベル（Ｌ）として説明する。

上記構成のROMの動作は次の通りである。以
下第５図に示すタイミングチヤートとともに説明
する。

先ず、デコーダプリチヤージクロツクφ_Aが
“Ｈ”から“Ｌ”に変るとインバータIN₁の入力点
N₂が“Ｈ”から“Ｌ”へと変化する。このた
め、インバータIN₁の出力点N₃が“Ｌ”から
“Ｈ”へと変化する（図中期間t₁）。

次にデコーダプリチヤージクロツクφ_Aが元に
戻つても各点は変化せず上記期間t₁の状態を保持
する（期間t₂）。

プリチヤージ用クロツクの反転信号_Bが
“Ｌ”から“Ｈ”に変わると、NORゲート回路
NR₀の出力点N₄も“Ｈ”から“Ｌ”に変るため
ROMのプリチヤージ用FETQ_p1〜Ｑ_poがオンと
なり、各出力ラインのプリチヤージが開始され、
例えばメモリマトリクス群MR₁〜MR_oの出力点
N₀₁〜Ｎ_0oが“Ｌ”レベルへとプリチヤージされ
る（期間t₃）。

この各出力点のプリチヤージレベルが、そこに
接続される検出用FETQ_S1〜Ｑ_Soのしきい値電圧
（Ｖ_th）を越えると、この検出用FETがオンとな
り、インバータIN₁の入力点N₂が“Ｌ”から
“Ｈ”へと変化し、インバータの出力点N₃が
“Ｈ”から“Ｌ”に変化する（期間t₄）。

そして、上記インバータの出力点N₃が“Ｌ”
となるためNORゲート回路NR₀の出力点N₄が
“Ｈ”レベルになりプリチヤージ用FETQ_p1〜Ｑ_p
ｏがオフとなることによりROMのプリチヤージが
停止され、デイスチヤージを開始する。このと
き、出力点N₀₁〜Ｎ_0oはＶ_th＋α（αはFETの動
作のために消費される電圧であつて僅少な値を有
する）迄しかチヤージされていないため、上記デ
イスチヤージは＋α分だけの時間で良くROMの
高速化が図れるものとなることは言うまでもない
（期間t₅）。

以上にように、本発明の一実施例を示す上記
ROMは、出力ラインをメモリマトリクス群MR₁
〜MR_oの如く横方向に分割することによつてイン
ピーダンスの減少化及び、容量の減少化を図つて
スピードの向上を図ると共に、プリチヤージレベ
ルを制限することによつて充放電時間を短かくし
て一層動作の高速化を図ることができるものとな
る。また、ROMの出力が縦分割又は横分割等に
より多数に分割されていても単に検出用FETの
数を増やすだけで良いこと、及び、上記検出用
FETが直列接続された検出回路はレシオレス構
成となつていることより検出用FETの個数が増
えてもそのFETの面積を大きくする必要がない
こと等によりチツプ面積はそれ程増加することは
なく、集積度を阻害するおそれはない。

本発明は上記実施例に限定されるものではなく
種々の変形を用いることができる。

例えば、上記実施例では出力ラインを横分割す
るとともにプリチヤージ制限回路を設けた場合を
示したが、出力ラインを縦分割するとともに横分
割したものを組み合せて構成し、それに、上記実
施例で説明したプリチヤージ制限回路を付加すれ
ば、より大きな効果が得られる。

すなわち、第６Ａ図は、出力ラインを縦分割と
積分割にしたものを組み合せたROMの構成を示
すものであり、第６Ｂ図は、それに付加するプリ
チヤージ制限回路の構成を示すものであり、両者
を接続することによつて上記目的が達成できる。
以下同図とともに説明する。

第６Ａ図は、FETが直列接続された出力ライ
ンを16本有し、それを４本毎に並列接続すること
によつて第１〜第４のメモリマトリクス群MR₁〜
MR₄を構成し、メモリマトリクス群MR₁とMR₃及
び、MR₂とMR₄を上下に対応させて配置するとと
もに、メモリマトリクス群MR₁とMR₂を横に配列
し、MR₃とMR₄を横に配列する。そして、メモリ
マトリクス群MR₁とMR₂の出力点はクロツクパル
スφ_Bが印加されるプリチヤージ用FETQ_p1，Ｑ_p
２を介してそれぞれ電源Ｖ_DDに接続し、メモリマ
トリクス群MR₃とMR₄の出力点も、クロツクパル
スφ_Bが印加されるプリチヤージ用FETQ_p3，Ｑ_p
４を介してそれぞれ電源に印加する。また、メモ
リマトリクス群MR₁とMR₂の出力₁と₂はAND
ゲート回路AN₁に印加し、メモリマトリクス群
MR₃とMR₄の出力₃と₄はAND回路AN₂に印加
する。さらに、上記２つのAND回路AN₁とAN₂の
出力をNORゲート回路NR₁に印加し、このNOR
ゲート回路NR₁からROM出力を取り出すものと
する。さらに、メモリマトリクス群MR₁とMR₂及
びMR₃とMR₄には共通にアドレスラインが走つて
いる。なお、各メモリマトリクス群の出力側には
セレクトラインが配されており、接地側にはアド
レスラインが配されている。また、図中１，１′
はアドレス選択用デコーダであり、縦方向に配さ
れたデコーダラインの信号によつて所定にアドレ
スラインを選択するものである。さらに、２つの
デコーダの中間に設けられたインバータIN₂は両
デコーダを切替るための切替手段である。上記カ
ラムセレクトは、８本のROMデータラインのう
ちの１本を選択する機能を有し、アドレスデコー
ダは縦に２分割されたアドレスラインのうちの一
本を選択する機能を有するものであり、選択され
たアドレスラインは接地（GND）レベルとな
る。

上記構成のROMの概略動作を説明する。以下
の動作説明では便宜上アドレスデコーダにより、
上段のラインAD₁が選ばれ、カラムセレクトによ
り側端のラインD₁，D₂が選択された場合を例と
して説明する。

先ず、出力₂，₄を得る出力ラインl₀₂，l₀₄に
接続されているデータラインは、カラムセレクト
が非選択であるためその出力は全て“１”（“Ｌ”
レベル）となる。出力₃のラインl₀₃に接続され
ているデータラインは一本選択されているが、ア
ドレスラインが全て“Ｌ”レベルとなつているた
め出力ラインl₀₃に貯わえられた電荷はデイスチ
ヤージしてしまい出力₃は“Ｏ”（“Ｈ”レベ
ル）となる。出力₁については、通常の縦型
ROMと同様にROMBitが“１”（エンハンスメン
ト型FET）であれば、その出力₁は“１”
（“Ｌ”レベル）になり、ROMBitが“Ｏ”（デイ
プレツシヨン型FET）であれば、出力₁は
“Ｏ”（“Ｈ”レベル）となる。このように、出力
₃が“Ｏ”、O₄が“１”となつていることにより
ANDゲート回路AN₂の出力は“Ｏ”となつてお
り、NORゲート回路NR₁の出力は他方のANDゲ
ート回路AN₁の出力状態によりり決定される。そ
して、出力₂が“１”となつているからANDゲ
ート回路AN₁の出力は、他方の出力₁の状態によ
り決定されることになる。故に、NORゲート回
路NR₁Bitが“０”の時は“１”となり、分割し
ない時のROMの出力を反転した場合と等しいも
のとなる。

かかる構成のROMに第６Ｂ図に示すようなプ
リチヤージ制限回路を設ければよい。すなわち、
第６Ｂ図は、デコーダプリチヤージ用FETQ_pA
と、検出用FETQ_s1〜Ｑ_s4が直列接続された回路
と、インバータIN₁と、、このインバータの出力と
プリチヤージ用クロツクの反転信号_Bとを２入
力とするNORゲート回路NR₀からなるものであ
り、第４図に示したプリチヤージ制限回路の部分
と同様である。この回路を図中１点鎖線で示す第
６Ａ図の回路部分２の適宜個所に接続すれば良
い。すなわち、出力ラインl₀₁を検出用FETQ_s1の
ゲートに、出力ラインl₀₂を検出用FETQ_s2のゲー
トに、出力ラインl₀₃を検出用FETQ_s3のゲート
に、そして出力ラインl₀₄を検出用FETQ_s4のゲー
トにそれぞれ接続するとともに、プリチヤージ用
FETQ_p1〜Ｑ_p4には上記NORゲート回路NR₀の出
力φ_Bを共通に印加するものとする。

以上のような、第６Ａ図と第６Ｂ図の組合せ回
路によれば、更にスピードが向上することは言う
までもない。

第７図乃至第１２図は上記プリチヤージ制限回
路の変形例を示す回路図である。

第７Ａ図は、クロツクパルスφ_Aが印加される
FETQ_pAと検出用FETQ_s1〜Ｑ_so及び、デイスチ
ヤージ用FETQ_Dを電源端子と接地端子間に直列
接続し、この検出用FETQ_s1〜Ｑ_soのゲートには
メモリマトリクス群MR₁〜MR_oの出力を印加し、
上記メモリマトリクス群MR₁〜MR_oの他方の出力
点は、それぞれ２つのFET（プリチヤージ用
FETとスイツチングFET）、（Ｑ_p1，Ｑ_R1），（Ｑ_p
２，Ｑ_R2）、……（Ｑ_po，Ｑ_Ro）を介して電源に接
続し、上記プリチヤージ用FETQ_p1〜Ｑ_po及びデ
バイスチヤージ用FETQ_Dには共通にクロツクパ
ルスφ_Bを印加する。そして、FETQ_pAと検出用
FETQ_s1の接続点の信号を入力するバツフア回路
GBを設け、そのバツフア回路の出力によつて上
記スイツチングFETQ_R1〜Ｑ_Roを制御する。

第７Ｂ図は、上記クロツクパルスφ_Aとφ_Bの関
係を示すタイミングチヤートである。すなわち、
上記回路は、先ず、デコーダプリチヤージクロツ
クφ_Aが“Ｌ”レベルになることによつてスイツ
チングFETQ_R1〜Ｑ_Roがオンとなり（期間t₁）、次
にROMプリチヤージクロツクφ_Bが“Ｌ”となる
ことによつて、プリチヤージ用FETQ_p1〜Ｑ_poが
オンとなりプリチヤージを開始する（期間t₂）。
そして、各メモリマトリクス群の出力が検出用
FETのしきい値電圧を越えると、検出用FETQ_s1
〜Ｑ_soがオンとなり、スイツチングFETQ_R1〜Ｑ
_Roをオフとすることによつてプリチヤージ動作を
停止させるものである。すなわち、この回路は、
上記第４図の回路と異なり、プリチヤージクロツ
クφ_Bを使用した場合の一例である。

第８図は、レシオタイプの検出回路を用いたプ
リチヤージ制限回路の一例を示すものである。す
なわち、電源端子と接地端子間に、ゲート・ソー
ス間を短絡接続したデイプレツシヨン型FETQ_RA
と、エンハンスメント型検出用FETQ_s1〜Ｑ_sを
直列接続することによつて検出回路を構成し、上
記検出用FETQ_s1〜Ｑ_soのゲートにメモリマトリ
クス群MR₁〜MR_oの出力点を接続するとともに、
上記メモリマトリクス群MR₁〜MR_oの他方の出力
点は、それぞれ２つのFET（プリチヤージ用
FETと、スイツチングFET），（Ｑ_p1，Ｑ_R1）（Ｑ
_p2，Ｑ_R2）……（Ｑ_po，Ｑ_Ro）を介して電源に接
続し、上記プリチヤージ用FETQ_p1〜Ｑ_poにはク
ロツクパルスφ_Bを共通に印加するとともに、上
記スイツチングFETQ_R1〜Ｑ_Roのゲートは上記デ
イスプレツシヨン型FETQ_RAのゲートに共通に接
続する。このような構成によると、プリチヤージ
を開始して出力がしきい値電圧Ｖ_thを越えるとス
イツチングFETQ_R1〜Ｑ_Roがオフとなりプリチヤ
ージ動作を停止する。かかる回路によれば、回路
構成が簡単であるという利点を有する。

第９Ａ図は上記プリチヤージ制限回路の他の実
施例を示すものであり、ROM出力電圧をチヤー
ジシエアにより強制的に、入力インバータIN₃の
Ｖ_th迄下げる方法を用いたものである。すなわ
ち、同図に示すようにメモリマトリクス群MRの
一方の出力端はプリチヤージ用FETQ_pを介して
電源Ｖ_DDに接続し、他方の出力端はFETQ_Aを介
して次段回路の入力インバータIN₃に接続する。
そして、上記FETQ_Aの両端と接地端子間にはそ
れぞれコンデンサC₁，C₂を設ける。さらに、コ
ンデンサC₂には並列にFETQ_Dを設ける。上記
FETQ_p，Ｑ_Dはプリチヤージ用クロツクφ_Bによ
つて共通駆動し、FETQ_Aは読み込みクロツクφ_C
によつて駆動する。この２つのクロツクφ_Bとφ_C
は第９Ｂ図のようなタイミング関係に設定する。

上記構成の回路によると、プリチヤージクロツ
クφ_Bが“Ｈ”から“Ｌ”に変化するとROM出力
（コンデンサC₁の端子）が“Ｌ”レベルにプリチ
ヤージされ、読み込み容量C₂はデイスチヤージ
され“Ｈ”レベルになる。次に読み込みクロツク
φ_Cが“Ｈ”から“Ｌ”に変化するとFETQ_Aがオ
ンとなる。このため、容量C₁とC₂との間でチヤ
ージシエアが生じ、メモリマトリクス群MRの出
力点の電圧は容量分割された低い値となる。すな
わち、FETQ_pを介して容量C₁に充電された電圧
がインバータIN₃のＶ_th以下になる迄デイスチヤ
ージされる必要はなく、上記容量分割された電圧
がＶ_th以下になる迄デイスチヤージするだけで良
いから、プリチヤージレベルを制限することがで
きるとともにデイスチヤージが早くなる。すなわ
ち容量分割を利用してメモリマトリクス群MRに
プリチヤージされる電圧が制限される。

第１０図は、上記プリチヤージ制限回路のさら
に他の構成を示すものである。同図に示すよう
に、クロツクパルスφ_Bが印加されるプリチヤー
ジ用FETQ_Pに、ゲートが接地されたデイプレツ
シヨン型FETQ_Dを直列接続する。このようにす
れば、出力ラインはＶ_thD（FHTQ_Dのしきい値電
圧）迄しかプリチヤージされない。このように、
プリチヤージ制限は、電圧制限手段を設けてＶ_th
を多少越える程度の電圧にROMをプリチヤージ
してもよいし、又、プリチヤージFETQ_pの一方
の電極に接続される電源ラインの電圧を外部回路
により下げるようにしてもよい。

ところで、上述のように、プリチヤージを短時
間で終了したり、あるいはプリチヤージレベルを
低くすると、第１１図に示すような欠点を有す
る。すなわち、容量C₀の端子間電圧がＶ_th以上に
プリチヤージされていたとしても、CL₁，CL₂，
CL₃……CL_o-1，CL_oが充分にプリチヤージされ
ていないため、プリチヤージ用FETQ_pがオフし
た後、容量C₀の電荷がCL₁，CL₂……CL_oに移動
し出力点の電圧が下るという欠点を有する。

かかる欠点を除去するために第１２図のような
回路構成を用いればよい。すなわち、メモリマト
リクス群MRの一方の出力端は、デイプレツシヨ
ン型FETQ_D2及びプリチヤージ用FETQ_p2を介し
て電源Ｖ_DDに接続し、上記メモリマトリクス群
MRの他方の出力端はFETQ_Tを介して次段回路
のインバータIN₃に接続し、このFETQ_Tの両端と
接地端子間にはそれぞれ容量C₁，C₂を設け、容
量C₂の接続点と電源Ｖ_DD間にはプリチヤージ用
FETQ_p1を設け、さらに上記EFTQ_Tのゲートと
電源Ｖ_DD間にはデイプレッシヨン型FETQ_D1を設
ける。そして、上記プリチヤージ用FETQ_p1，Ｑ
_p2にはクロツクパルスφ_Bを共通に印加し、デイ
プレツシヨン型FETQ_D1、Ｑ_D2のゲートは共通に
接地する。

かかる構成の回路によれば容量C₂がＶ_DDレベ
ル、容量C₁とFETQ_TのゲートNTがＶ_thD迄チヤ
ージされる。容量C₁がプリチヤージ終了後、メ
モリマトリクス群MRの出力端にプリチヤージさ
れた電圧が多少下がつても、そのレベルがＶ_thD
ーＶ_th以下にならない限りFETQ_Tがオンとなら
ないので容量C₂のレベルはＶ_DDのままとする。
すなわち、前述のようにプリチヤージ用FETQ_p2
がオフとなつて電荷が移動しても出力電圧は下ら
ない。

すなわち、インバータ回路IN₃の入力端に印加
される電圧、言い換えるならば容量C₂に保持さ
れている電圧は、容量C₁に蓄えられている電荷
が多少メモリマトリクス群の方へ移動しても、変
化せず、Ｖ_DDレベルに保持される。なお、上記イ
ンバータ回路IN₃の入力端に印加される電圧は、
選択されたメモリセルの情報に従つて、Ｖ_DDレベ
ルあるいは接地電位となる。

本発明は縦型レシオレスROMを使用してい
る。MOSICに広く利用できる。

【図面の簡単な説明】

第１Ａ図は縦分割のROM構成法を示す回路
図、第１Ｂ図はその部分拡大図、第２図は横分割
のROM構成法を示す回路図、第３図はプリチヤ
ージ制限回路の一例を示す回路図、第４図は横分
割とプリチヤージ制限回路とを組合せたROMの
構成法を示す回路図、第５図はその動作説明のた
めのタイミングチヤート、第６Ａ図は縦分割と横
分割を組合せたROM構成法の一例を示す回路
図、第６Ｂ図はそれにプリチヤージ制限回路を組
合せる場合の接続状態を示す回路図、第７Ａ図、
第８図、第９Ａ図、第１０図はそれぞれプリチヤ
ージ制限回路の他例を示す回路図、第７Ｂ図、第
９Ｂ図はクロツクパルスのタイミングチヤート、
第１１図は欠点を説明するための回路図、第１２
図はその欠点を改良した回路図である。 M₀，M₁，M₂，Ｑ_pA，Ｑ_s1〜Ｑ_so，Ｑ_p1〜Ｑ_po，
Ｑ_R1〜Ｑ_Ro，Ｑ_A〜Ｑ_D……FET、C₀〜C₂……容
量、G₀，G₁，NR₀，NR₁，AN₁，AN₂……ゲート
回路、IN₁〜IN₃…インバータ、Ｇ_B……バツフア
回路、１，１′…デコーダ、２……メモリマトリ
クス、MR，MR₁〜MR_o……メモリマトリクス
群。

Claims (1)

1. 【特許請求の範囲】 １ 出力線と基準電位線との間に互いに並列接続
   され、かつ、それぞれが互いに直列接続された複
   数のMISFETから成る複数の直列回路をそれぞ
   れ有する第１、第２のメモリマトリクス群と、少
   なくとも、上記第１、第２のメモリマトリクス群
   のそれぞれの出力信号を受ける論理回路とを含む
   半導体リードオンリメモリであつて、電源を接続
   するための電源線と上記第１、第２のメモリマト
   リクス群のそれぞれの出力線との間に結合され、
   上記電源線から上記第１、第２のメモリセル群の
   それぞれの出力線をプリチヤージするためのプリ
   チヤージ期間を制御するためのプリチヤージ手段
   と、上記第１、第２のメモリマトリクス群のそれ
   ぞれの出力線に結合され、かつ、出力線と上記基
   準電位線間のそれぞれのプリチヤージ電圧が、上
   記電源線と上記基準電位線間に供給される電源電
   圧よりも絶対値的に低くなるように制限するプリ
   チヤージ制限手段とを含むことを特徴とする半導
   体リードオンリメモリ。 ２ 出力線と基準電位線との間に互いに並列的に
   結合され、かつそれぞれが直列接続された複数の
   MISFETから成る複数の直列回路を含む半導体
   リードオンリメモリであつて、電源が接続される
   電源線と上記出力端子との間に結合され、上記電
   源線から上記出力線をプリチヤージするプリチヤ
   ージ期間を制御するプリチヤージ手段と、上記直
   列回路の出力線側の端子に結合され、上記直列回
   路の出力線側の端子と上記基準電位線間にプリチ
   ヤージされる電圧を、上記出力線と上記基準電位
   線間のプリチヤージ電圧よりも絶対値的に低く制
   限する電圧制限手段と、上記出力線と上記直列回
   路の出力線側の端子との間に結合され、上記複数
   の直列回路から選択された直列回路の出力線側の
   端子における電位変化を上記出力線に伝える伝達
   手段とを含むことを特徴とする半導体リードオン
   リメモリ。