JPH0158591B2 - - Google Patents
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- JPH0158591B2 JPH0158591B2 JP57171572A JP17157282A JPH0158591B2 JP H0158591 B2 JPH0158591 B2 JP H0158591B2 JP 57171572 A JP57171572 A JP 57171572A JP 17157282 A JP17157282 A JP 17157282A JP H0158591 B2 JPH0158591 B2 JP H0158591B2
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- JP
- Japan
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- flip
- circuit
- flop
- transistor
- input
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 241000282326 Felis catus Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、半導体メモリ装置、特に例えばバイ
ポーラRAMなどを使用する半導体メモリ装置に
おいて、従来からRAMの入力段にもうけられる
外部回路のフリツプ・フロツプをIC回路内部に
組入れるようにした半導体メモリ装置に関するも
のである。
ポーラRAMなどを使用する半導体メモリ装置に
おいて、従来からRAMの入力段にもうけられる
外部回路のフリツプ・フロツプをIC回路内部に
組入れるようにした半導体メモリ装置に関するも
のである。
(B) 技術の背景と問題点
従来から、バイポーラRAMなどを使用する半
導体メモリ装置においては、RAMの入力段に外
部回路としてフリツプ・フロツプをもうけ、アド
レス情報を構成するビツトが到来する時間のズレ
も吸収することが行われている。しかし、上記フ
リツプ・フロツプを外付けしたのでは、集積度、
製造時の煩雑さ、高速化などの面で劣り、上記フ
リツプ・フロツプをRAM IC内部に組入れるこ
とが望まれる。
導体メモリ装置においては、RAMの入力段に外
部回路としてフリツプ・フロツプをもうけ、アド
レス情報を構成するビツトが到来する時間のズレ
も吸収することが行われている。しかし、上記フ
リツプ・フロツプを外付けしたのでは、集積度、
製造時の煩雑さ、高速化などの面で劣り、上記フ
リツプ・フロツプをRAM IC内部に組入れるこ
とが望まれる。
(C) 発明の目的と構成
本発明は、上記の点を解決することを目的とし
ており、上記フリツプ・フロツプをIC内部に組
入れつつバツフア回路がアドレス情報の到来の上
記時間のズレを吸収する間に、いわばデコーダに
よる解読を並行して行わせるようにし高速化をか
かつた半導体メモリ装置を提供することを目的と
している。そしてそのため、本発明の半導体メモ
リ装置は、アドレス信号を受ける第１のフリツプ
フロツプ回路と、該第１のフリツプフロツプ回路
の出力をデコードし、複数のワード線又はビツト
線の１つを選択する信号を出力するデコーダ回路
と、該デコーダ回路からの出力を受ける第２のフ
リツプフロツプ回路とを備え、クロツク信号にも
とづく第１の状態で上記第１のフリツプフロツプ
回路が上記アドレス信号をラツチし、かつ上記ク
ロツク信号にもとづく第２の状態で上記第２のフ
リツプフロツプ回路が上記デコード回路からの出
力をラツチして次段回路に駆動信号を出力すると
共に当該第２のフリツプフロツプ回路が上記デコ
ード回路からの出力を受付けることを禁止するよ
うにしたこを特徴としている。以下図面を参照し
つつ説明する。
ており、上記フリツプ・フロツプをIC内部に組
入れつつバツフア回路がアドレス情報の到来の上
記時間のズレを吸収する間に、いわばデコーダに
よる解読を並行して行わせるようにし高速化をか
かつた半導体メモリ装置を提供することを目的と
している。そしてそのため、本発明の半導体メモ
リ装置は、アドレス信号を受ける第１のフリツプ
フロツプ回路と、該第１のフリツプフロツプ回路
の出力をデコードし、複数のワード線又はビツト
線の１つを選択する信号を出力するデコーダ回路
と、該デコーダ回路からの出力を受ける第２のフ
リツプフロツプ回路とを備え、クロツク信号にも
とづく第１の状態で上記第１のフリツプフロツプ
回路が上記アドレス信号をラツチし、かつ上記ク
ロツク信号にもとづく第２の状態で上記第２のフ
リツプフロツプ回路が上記デコード回路からの出
力をラツチして次段回路に駆動信号を出力すると
共に当該第２のフリツプフロツプ回路が上記デコ
ード回路からの出力を受付けることを禁止するよ
うにしたこを特徴としている。以下図面を参照し
つつ説明する。
(D) 発明の実施例
第１図は従来の半導体メモリ装置の構成の一
例、第２図はその要部詳細図、第３図は本発明の
一実施例要部構成、第４図はタイムチヤートを示
す。
例、第２図はその要部詳細図、第３図は本発明の
一実施例要部構成、第４図はタイムチヤートを示
す。
第１図において、１はRAM IC回路、２はフ
リツプ・フロツプ、３はバツフア回路、４はデコ
ーダ、５はメモリ・セル、６はセンス・アンプ、
７はライト・アンプを表わしている。そして入力
されるアドレス情報はいわゆるビツト相互間のス
キユーを吸収するために、フリツプ・フロツプ２
に一旦セツトされ、その内容がバツフア３を介し
てデコーダ４に供給される。
リツプ・フロツプ、３はバツフア回路、４はデコ
ーダ、５はメモリ・セル、６はセンス・アンプ、
７はライト・アンプを表わしている。そして入力
されるアドレス情報はいわゆるビツト相互間のス
キユーを吸収するために、フリツプ・フロツプ２
に一旦セツトされ、その内容がバツフア３を介し
てデコーダ４に供給される。
第２図は、第１図図示の構成の要部詳細図を示
している。図中の符号２，３，４，５は第１図に
対応している。即ち、入力されてくるアドレス情
報（その１ビツト分）はクロツク入力に同期され
てフリツプ・フロツプ２にセツトされ、その内容
がバツフア回路３における差動アンプ８に導びか
れる。該差動アンプ８からの出力はマルチ・エミ
ツタのトランジスタ９，１０を介してデコーダ４
のマトリクス部１１に導びかれる。該マトリクス
部１１による選択結果は論理部１２に導びかれ
て、メモリ・セル５に対して図示Ａの如くワード
（駆動線）を駆動する。
している。図中の符号２，３，４，５は第１図に
対応している。即ち、入力されてくるアドレス情
報（その１ビツト分）はクロツク入力に同期され
てフリツプ・フロツプ２にセツトされ、その内容
がバツフア回路３における差動アンプ８に導びか
れる。該差動アンプ８からの出力はマルチ・エミ
ツタのトランジスタ９，１０を介してデコーダ４
のマトリクス部１１に導びかれる。該マトリクス
部１１による選択結果は論理部１２に導びかれ
て、メモリ・セル５に対して図示Ａの如くワード
（駆動線）を駆動する。
従来上述の如く構成されていたが、本発明にお
いては、第２図図示のフリツプ・フロツプ２を
RAM IC回路の内部に組入れるようにしている。
いては、第２図図示のフリツプ・フロツプ２を
RAM IC回路の内部に組入れるようにしている。
第３図は本発明の一実施例要部構成を示してい
る。図中の符号３，４，８，９，１０，１１，１
２は第２図に対応し、１３はクロツク・ゲート回
路、１４，１５は制御線、１６，１７はマスタ・
スレーブ・フリツプ・フロツプを表わしている。
また符号２１ないし２７，３１ないし４９は夫々
トランジスタを表わしている。
る。図中の符号３，４，８，９，１０，１１，１
２は第２図に対応し、１３はクロツク・ゲート回
路、１４，１５は制御線、１６，１７はマスタ・
スレーブ・フリツプ・フロツプを表わしている。
また符号２１ないし２７，３１ないし４９は夫々
トランジスタを表わしている。
第３図において、バツフア回路３の部分がマス
タ・スレーブ・フリツプ・フロツプのマスタ部１
６を構成し、デコーダにおける論理部１２の部分
がマスタ・スレーブ・フリツプ・フロツプのスレ
ーブ部１７を構成するよう構成されている。そし
て、クロツク・ゲート回路１３によつて上記マス
タ・スレーブ・フリツプ・フロツプのスイツチン
グを制御するようにしている。勿論この構成によ
つて第２図図示のフリツプ・フロツプ２を省略す
るようにしている。以下第４図図示のタイムチヤ
ートに示す期間、、にしたがつて、第３図
図示の構成の動作について説明する。
タ・スレーブ・フリツプ・フロツプのマスタ部１
６を構成し、デコーダにおける論理部１２の部分
がマスタ・スレーブ・フリツプ・フロツプのスレ
ーブ部１７を構成するよう構成されている。そし
て、クロツク・ゲート回路１３によつて上記マス
タ・スレーブ・フリツプ・フロツプのスイツチン
グを制御するようにしている。勿論この構成によ
つて第２図図示のフリツプ・フロツプ２を省略す
るようにしている。以下第４図図示のタイムチヤ
ートに示す期間、、にしたがつて、第３図
図示の構成の動作について説明する。
〔1〕 タイミング期間
この期間においては、アドレス入力がハイ状
態でクロツク入力がロー状態にある。この場
合、トランジスタ２１，２３がオン、トランジ
スタ２２，２４，２５，２６がオフ状態にあ
る。そして、トランジスタ１０のベース電位は
ロー状態、トランジスタ９のベース電位はハイ
状態にあり、この状態はトランジスタ１０と９
との夫々のエミツタ・フオロワを通してデコー
ダ４のマトリクス部１１に導びかれる。
態でクロツク入力がロー状態にある。この場
合、トランジスタ２１，２３がオン、トランジ
スタ２２，２４，２５，２６がオフ状態にあ
る。そして、トランジスタ１０のベース電位は
ロー状態、トランジスタ９のベース電位はハイ
状態にあり、この状態はトランジスタ１０と９
との夫々のエミツタ・フオロワを通してデコー
ダ４のマトリクス部１１に導びかれる。
なお、デコーダ４のマトリクス部１１は、例
えば入力Ａ、、Ｂ、が与えられる１つのブ
ロツク、入力Ｃ、、Ｄ、が与えられる１つ
のブロツク、……の如き複数のブロツクをそな
えており、各ブロツクは、例えば入力Ａ、Ｂの
状態に対応して、４つの状態「00」、「01」、
「10」、「11」のうちのいずれか１つに対応した
形で４本の線のうちの１つのみがロー状態とな
る（他の３本はハイ状態）。ここで上記入力Ａ、
Ａは第３図図示のトランジスタ１０からの出力
(A)とトランジスタ９からの出力（）とに対応
していると考えてよく、上記入力Ｂ、につい
ては、トランジスタ１０や９に対応する別個の
トランジスタの出力が対応づけられていると考
えてよい。
えば入力Ａ、、Ｂ、が与えられる１つのブ
ロツク、入力Ｃ、、Ｄ、が与えられる１つ
のブロツク、……の如き複数のブロツクをそな
えており、各ブロツクは、例えば入力Ａ、Ｂの
状態に対応して、４つの状態「00」、「01」、
「10」、「11」のうちのいずれか１つに対応した
形で４本の線のうちの１つのみがロー状態とな
る（他の３本はハイ状態）。ここで上記入力Ａ、
Ａは第３図図示のトランジスタ１０からの出力
(A)とトランジスタ９からの出力（）とに対応
していると考えてよく、上記入力Ｂ、につい
ては、トランジスタ１０や９に対応する別個の
トランジスタの出力が対応づけられていると考
えてよい。
デコーダ４のマトリクス部１１における１つ
のブロツクからの４つの出力のうちの１つが第
３図図示トランジスタ３１のベースに入力され
る。また他のブロツクからの４つの出力のうち
の１つが第３図図示トランジスタ３２のベース
に入力される。
のブロツクからの４つの出力のうちの１つが第
３図図示トランジスタ３１のベースに入力され
る。また他のブロツクからの４つの出力のうち
の１つが第３図図示トランジスタ３２のベース
に入力される。
今簡単のために、ブロツクが２つのみである
とし、デコーダ４の論理部１２において、当該
各ブロツクに対応して２つのトランジスタ３
１，３２のみが存在するものとすると、所望の
アドレスが与えられたときのみ、それに対応す
る形で上記２つのトランジスタ３１と３２との
ベース電位が共にロー状態となる。
とし、デコーダ４の論理部１２において、当該
各ブロツクに対応して２つのトランジスタ３
１，３２のみが存在するものとすると、所望の
アドレスが与えられたときのみ、それに対応す
る形で上記２つのトランジスタ３１と３２との
ベース電位が共にロー状態となる。
上記の如く所望のアドレスが与えられたとき
にトランジスタ３１と３２との夫々のベース電
位がロー状態となるが、上記期間においては
クロツク（CLK）がロー状態であることから、
トランジスタ３９のベース電位がロー状態にあ
り、トランジスタ３１と３２とのベースに信号
が来ていても、図示トランジスタ３４，３５の
ベース電位は未だ変化しない。即ち、第４図図
示Ａの如くメモリ・セルにおけるワード（駆動
線）は未だ駆動されない。
にトランジスタ３１と３２との夫々のベース電
位がロー状態となるが、上記期間においては
クロツク（CLK）がロー状態であることから、
トランジスタ３９のベース電位がロー状態にあ
り、トランジスタ３１と３２とのベースに信号
が来ていても、図示トランジスタ３４，３５の
ベース電位は未だ変化しない。即ち、第４図図
示Ａの如くメモリ・セルにおけるワード（駆動
線）は未だ駆動されない。
〔2〕 タイミング期間
この期間においては、アドレス入力がハイ状
態でクロツク入力がロー状態になる。このた
め、それまでオン状態にあつたトランジスタ２
１，２３がオフ状態となり、トランジスタ２
２，２４がオン状態となる。しかしトランジス
タ１０と９とのベース電位は変化しない。即
ち、デコーダ４の論理部１２におけるトランジ
スタ３１，３２のベースには期間の状態にお
ける入力がそのまま与えられている。
態でクロツク入力がロー状態になる。このた
め、それまでオン状態にあつたトランジスタ２
１，２３がオフ状態となり、トランジスタ２
２，２４がオン状態となる。しかしトランジス
タ１０と９とのベース電位は変化しない。即
ち、デコーダ４の論理部１２におけるトランジ
スタ３１，３２のベースには期間の状態にお
ける入力がそのまま与えられている。
期間においてクロツクがハイ状態となるこ
とによつて、トランジスタ３９がオン、トラン
ジスタ３１，３２がオフ、トランジスタ３８が
オン、トランジスタ３３，３７，４０がオフと
いう状態が生じ、トランジスタ３４，３５のベ
ース電位はハイ状態、トランジスタ３６のベー
ス電位はロー状態となり、第４図図示Ａの如
く、第３図図示Ａ点がハイ状態となり、メモ
リ・セルにおけるワード（駆動線）が選択され
る。
とによつて、トランジスタ３９がオン、トラン
ジスタ３１，３２がオフ、トランジスタ３８が
オン、トランジスタ３３，３７，４０がオフと
いう状態が生じ、トランジスタ３４，３５のベ
ース電位はハイ状態、トランジスタ３６のベー
ス電位はロー状態となり、第４図図示Ａの如
く、第３図図示Ａ点がハイ状態となり、メモ
リ・セルにおけるワード（駆動線）が選択され
る。
〔3〕 タイミング期間
この期間においては、アドレス入力は任意で
あつてよく、クロツク入力がロー状態となる。
即ち期間の状態からクロツク入力が再びロー
状態になると、トランジスタ３３がオン状態と
なる。またトランジスタ３９がオフ、トランジ
スタ４０がオンとなることによつてトランジス
タ３７がオン、トランジスタ３８がオフとな
る。しかし、トランジスタ３６がそのままオフ
状態をつづけ、トランジスタ３４，３５のベー
スはハイ状態をつづけ、Ａ点のハイ状態をつづ
ける。なおこの期間においてアドレス入力がど
のような値をとつても、トランジスタ３９がオ
フであり、Ａ点の状態は変化しない。
あつてよく、クロツク入力がロー状態となる。
即ち期間の状態からクロツク入力が再びロー
状態になると、トランジスタ３３がオン状態と
なる。またトランジスタ３９がオフ、トランジ
スタ４０がオンとなることによつてトランジス
タ３７がオン、トランジスタ３８がオフとな
る。しかし、トランジスタ３６がそのままオフ
状態をつづけ、トランジスタ３４，３５のベー
スはハイ状態をつづけ、Ａ点のハイ状態をつづ
ける。なおこの期間においてアドレス入力がど
のような値をとつても、トランジスタ３９がオ
フであり、Ａ点の状態は変化しない。
以上説明した如く、第３図図示の場合、アドレ
ス入力が与えられると、当該アドレスのデコード
結果が、マスタ・スレーブ・フリツプ・フロツプ
１６，１７によつて、論理部１２の入力段にラツ
チされた形で保持される。
ス入力が与えられると、当該アドレスのデコード
結果が、マスタ・スレーブ・フリツプ・フロツプ
１６，１７によつて、論理部１２の入力段にラツ
チされた形で保持される。
(E) 発明の効果
以上説明した如く、本発明によれば、アドレス
入力が与えられて解読された結果が、マスタ・ス
レーブ・フリツプ・フロツプを構成する形のデコ
ーダ論理部１２の入力段にラツチされた形で保持
される。このためにクロツク入力が与えられるま
での間にアドレス入力のバラツキを吸収でき、高
速化をはかることが可能となる。
入力が与えられて解読された結果が、マスタ・ス
レーブ・フリツプ・フロツプを構成する形のデコ
ーダ論理部１２の入力段にラツチされた形で保持
される。このためにクロツク入力が与えられるま
での間にアドレス入力のバラツキを吸収でき、高
速化をはかることが可能となる。
第１図は従来の半導体メモリ装置の構成の一
例、第２図はその要部詳細図、第３図は本発明の
一実施例要部構成、第４図はタイムチヤートを示
す。 図中、３はバツフア回路、４はデコーダ、５は
メモリ・セル、８は差動アンプ、１１はデコーダ
のマトリクス部、１２はデコーダの論理部、１３
はクロツク・ゲート回路、１６，１７は夫々マス
タ・スレーブ・フリツプ・フロツプを表わす。
例、第２図はその要部詳細図、第３図は本発明の
一実施例要部構成、第４図はタイムチヤートを示
す。 図中、３はバツフア回路、４はデコーダ、５は
メモリ・セル、８は差動アンプ、１１はデコーダ
のマトリクス部、１２はデコーダの論理部、１３
はクロツク・ゲート回路、１６，１７は夫々マス
タ・スレーブ・フリツプ・フロツプを表わす。
Claims (1)
- １ アドレス信号を受ける第１のフリツプフロツ
プ回路と、該第１のフリツプフロツプ回路の出力
をデコードし、複数のワード線又はビツト線の１
つを選択する信号を出力するデコーダ回路と、該
デコーダ回路からの出力を受ける第２のフリツプ
フロツプ回路とを備え、クロツク信号にもとづく
第１の状態で上記第１のフリツプフロツプ回路が
上記アドレス信号をラツチし、かつ上記クロツク
信号にもとづく第２の状態で上記第２のフリツプ
フロツプ回路が上記デコード回路からの出力をラ
ツチして次段回路に駆動信号を出力すると共に当
該第２のフリツプフロツプ回路が上記デコード回
路からの出力を受付けることを禁止するようにし
たことを特徴とする半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171572A JPS5960792A (ja) | 1982-09-30 | 1982-09-30 | 半導体メモリ装置 |
| US06/533,985 US4665509A (en) | 1982-09-30 | 1983-09-20 | Semiconductor memory device comprising address holding flip-flop |
| DE8383305874T DE3376704D1 (en) | 1982-09-30 | 1983-09-29 | Semiconductor memory device |
| EP83305874A EP0107394B1 (en) | 1982-09-30 | 1983-09-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171572A JPS5960792A (ja) | 1982-09-30 | 1982-09-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960792A JPS5960792A (ja) | 1984-04-06 |
| JPH0158591B2 true JPH0158591B2 (ja) | 1989-12-12 |
Family
ID=15925629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171572A Granted JPS5960792A (ja) | 1982-09-30 | 1982-09-30 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4665509A (ja) |
| EP (1) | EP0107394B1 (ja) |
| JP (1) | JPS5960792A (ja) |
| DE (1) | DE3376704D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4879680A (en) * | 1985-10-18 | 1989-11-07 | Texas Instruments Incorporated | Multi-slave master-slave flip-flop |
| JPS6370996A (ja) * | 1986-09-11 | 1988-03-31 | Fujitsu Ltd | 半導体記憶装置 |
| US4884198A (en) * | 1986-12-18 | 1989-11-28 | Sun Microsystems, Inc. | Single cycle processor/cache interface |
| JP2595253B2 (ja) * | 1987-08-14 | 1997-04-02 | 株式会社日立製作所 | 半導体記憶装置 |
| DE3835116A1 (de) * | 1988-10-14 | 1990-04-19 | Siemens Ag | Adressverstaerkerschaltung mit selbstverriegelung und sicherung gegen mehrfachadressierung zur verwendung in statischen gaas-rams |
| JPH02141993A (ja) * | 1988-11-21 | 1990-05-31 | Toshiba Corp | 半導体記憶装置 |
| JP2655954B2 (ja) * | 1991-08-02 | 1997-09-24 | 大建工業株式会社 | 無機建築板 |
| JPH0533465A (ja) * | 1991-08-02 | 1993-02-09 | Daiken Trade & Ind Co Ltd | 無機建築板 |
| JP3304577B2 (ja) * | 1993-12-24 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置とその動作方法 |
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