JPH03192600A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
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- JPH03192600A JPH03192600A JP1332022A JP33202289A JPH03192600A JP H03192600 A JPH03192600 A JP H03192600A JP 1332022 A JP1332022 A JP 1332022A JP 33202289 A JP33202289 A JP 33202289A JP H03192600 A JPH03192600 A JP H03192600A
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- 230000001502 supplementing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 235000008708 Morus alba Nutrition 0.000 description 1
- 240000000249 Morus alba Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Shift Register Type Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシフトレジスタ回路に関する。
シフトレジスタ回路は、ビデオ信号を入力して６０ビッ
ト程度のサンプルを保持するサンプルホールド回路のス
キャンニング部に使用されている。
ト程度のサンプルを保持するサンプルホールド回路のス
キャンニング部に使用されている。
第３図は従来のシフトレジスタ回路の一例の回路図であ
る。
る。
シフトレジスタ回路Ｃ１は、入力端子ＩＮをトランスフ
アゲ−）ＴＧ（以下、ＴＧといつ）ノー端に接続し、他
端をインバータＩＮＶ（以下、ＩＮＶという）とクロッ
クド・インバータＣＩＮＶ（以下、ＣＩＮＶという）と
の逆並列のＩＮＶ入力端に接続し、ＩＮＶの出力端を第
１のカスケード出力端Ｈ１に接読した構成の第１のラッ
チ部Ｌ１と、このラッチ部Ｌ１と同一の回路構成で、Ｔ
Ｇ及びＣＩＮＶに入力されるクロック信号φ、下が互い
に逆相の関係にあるクロック信号Ｔ、φを入力する第２
のラッチ部Ｌ２をカスケード接続して構成されている。
アゲ−）ＴＧ（以下、ＴＧといつ）ノー端に接続し、他
端をインバータＩＮＶ（以下、ＩＮＶという）とクロッ
クド・インバータＣＩＮＶ（以下、ＣＩＮＶという）と
の逆並列のＩＮＶ入力端に接続し、ＩＮＶの出力端を第
１のカスケード出力端Ｈ１に接読した構成の第１のラッ
チ部Ｌ１と、このラッチ部Ｌ１と同一の回路構成で、Ｔ
Ｇ及びＣＩＮＶに入力されるクロック信号φ、下が互い
に逆相の関係にあるクロック信号Ｔ、φを入力する第２
のラッチ部Ｌ２をカスケード接続して構成されている。
このような回路構成をした二つのシフトレジスタ回路Ｃ
Ｉ、、Ｃ２をカスケード接続した回路に、第４図に示す
ようなタイミングでクロック信号φと入力信号Ｓ＋ｓを
与える。
Ｉ、、Ｃ２をカスケード接続した回路に、第４図に示す
ようなタイミングでクロック信号φと入力信号Ｓ＋ｓを
与える。
まず、シフトレジスタ回路Ｃ２の動作について説明する
。
。
時点ｔ０からｔｌの期間にＴＧはオフしているので、Ｓ
ｒＮの“Ｈ”はラッチ部Ｌ１に入力されない。
ｒＮの“Ｈ”はラッチ部Ｌ１に入力されない。
時点ｔ１からｔ２の期間にはラッチ部Ｌ１のＴＧがオン
しているのでＳＩＮの“Ｈ″がラッチ部Ｌ１に入力され
、カスケード出力端Ｈ１にラッチ信号である第１のカス
ケード出力信号Ｓｌｉ＋の“Ｌ”が出力される。
しているのでＳＩＮの“Ｈ″がラッチ部Ｌ１に入力され
、カスケード出力端Ｈ１にラッチ信号である第１のカス
ケード出力信号Ｓｌｉ＋の“Ｌ”が出力される。
時点ｔ２からｔ、の期間はラッチ部Ｌ１のＴＧがオフし
てＣＩＮＶがオンするため、５ｌ（ｌの“Ｌ”が保持さ
れる。
てＣＩＮＶがオンするため、５ｌ（ｌの“Ｌ”が保持さ
れる。
また同時にラッチ部Ｌ２のＴＧがオンするため、される
。このときＳＣＩが“Ｌ”から“Ｈ”に変わるまでにｔ
２から期間τ１を要する。
。このときＳＣＩが“Ｌ”から“Ｈ”に変わるまでにｔ
２から期間τ１を要する。
時点ｔ、からｔ４の期間は再びラッチ部Ｌ１のＴＧがオ
ンしてＳｒＮの“Ｌ”がラッチ部Ｌ１に入力されて５Ｆ
ｆｌの“Ｈ”が出力される。
ンしてＳｒＮの“Ｌ”がラッチ部Ｌ１に入力されて５Ｆ
ｆｌの“Ｈ”が出力される。
また、ラッチ部Ｌ２のＴＧがオフし、ＣＩＮＶがオンす
るためＳ。１の“Ｈ”が保持される。
るためＳ。１の“Ｈ”が保持される。
時点ｔ４からｔ、の間ラッチ部Ｌ１のＴＧがオフしＣＩ
ＮＶがオンするため、ＳＭＩの“Ｈ”が保持される。
ＮＶがオンするため、ＳＭＩの“Ｈ”が保持される。
またラッチ部Ｌ２のＴＧがオンするためラッチ部Ｌ２に
８８、の“Ｈ″が入力され、ＳＣＩの“Ｌ”が出力され
る。
８８、の“Ｈ″が入力され、ＳＣＩの“Ｌ”が出力され
る。
このときＳ。１が“Ｈ″から“Ｌ”に変わるまで一〇
に時点ｔ４から−４２だけ時間を要する。
このように時点ｔ０からｔ２の期間の入力信号ｓｒｙの
“Ｈ′が、シフトレジスタ回路Ｃ１の第１のビット出力
信号Ｓ。１の“Ｈ”として、時点ｔ２からｔ４の期間に
クロック信号の１周期τ分だけシフトされて出力されて
いる。
“Ｈ′が、シフトレジスタ回路Ｃ１の第１のビット出力
信号Ｓ。１の“Ｈ”として、時点ｔ２からｔ４の期間に
クロック信号の１周期τ分だけシフトされて出力されて
いる。
シフトレジスタ回路Ｃ２もシフトレジスタ回路Ｃ１と同
様に動作し、時点ｔ４からｔ６に立ち上り期間τ１を経
て圧力信号Ｓ。２の“Ｈ”を出力する。
様に動作し、時点ｔ４からｔ６に立ち上り期間τ１を経
て圧力信号Ｓ。２の“Ｈ”を出力する。
以上のように、従来のシフトレジスタ回路はクロック信
号φの一周期τ毎にデータを上位のシフトレジスタ回路
にシフトするようになっており、また隣り合うシフトレ
ジスタ回路のビット出力信号が同時に“Ｌ”と“Ｈ”と
の中間値をとる期間τ１．τ２が存在していた。
号φの一周期τ毎にデータを上位のシフトレジスタ回路
にシフトするようになっており、また隣り合うシフトレ
ジスタ回路のビット出力信号が同時に“Ｌ”と“Ｈ”と
の中間値をとる期間τ１．τ２が存在していた。
上述した従来のシフトレジスタ回路は、クロック信号φ
の各立ち上がり時点に同期して各ビットの値が変化する
ので、二つのラッチ部を有する１つのシフトレジスタか
ら１つのビット出力しか出力されないという欠点があっ
た。
の各立ち上がり時点に同期して各ビットの値が変化する
ので、二つのラッチ部を有する１つのシフトレジスタか
ら１つのビット出力しか出力されないという欠点があっ
た。
また、隣合うビット、出力信号の波形に“Ｈ”テモナく
“Ｌ″でもない中間値のトランジェント領域となる期
間が同時に存在して回路の誤動作を起すことがあった。
“Ｌ″でもない中間値のトランジェント領域となる期
間が同時に存在して回路の誤動作を起すことがあった。
第５図は第３図の回路の問題点を説明するための従来の
シフトレジスタ回路を使用したサンプルホールド回路の
回路図である。
シフトレジスタ回路を使用したサンプルホールド回路の
回路図である。
シフトレジスタ回路０１〜Ｃ７からなるスキャンニング
部の出力ビツト信号をＦＥＴスイッチＦのゲートに入力
し、そのソースに共通にビデオ信号Ｓｖを入力し、その
ドレインにはホールドコンデンサＣを接続している。
部の出力ビツト信号をＦＥＴスイッチＦのゲートに入力
し、そのソースに共通にビデオ信号Ｓｖを入力し、その
ドレインにはホールドコンデンサＣを接続している。
このサンプルホールド回路で、第４図に示した入力信号
ＳｔＸとクロック信号φをシフトレジスタ回路０１〜Ｃ
７に入力することによって、ＦＥＴスイッチＦを順次Ｏ
Ｎ、ＯＦＦさせ、ＦＥＴスイッチＦがＯＮの期間にホー
ルドコンデンサＣに入力スルヒデオ信号波形をホールド
する。
ＳｔＸとクロック信号φをシフトレジスタ回路０１〜Ｃ
７に入力することによって、ＦＥＴスイッチＦを順次Ｏ
Ｎ、ＯＦＦさせ、ＦＥＴスイッチＦがＯＮの期間にホー
ルドコンデンサＣに入力スルヒデオ信号波形をホールド
する。
ここでシフトレジスタ０１〜Ｃ７の隣合うビット出力信
号が同時に中間値になると、２つの隣合うＦＥＴスイッ
チＦがＯＮして、入力信号波形がホールドコンデンサＣ
に正しくホールドされない、すなわち誤動作するという
欠点があった。
号が同時に中間値になると、２つの隣合うＦＥＴスイッ
チＦがＯＮして、入力信号波形がホールドコンデンサＣ
に正しくホールドされない、すなわち誤動作するという
欠点があった。
本発明の目的は、シフト速度が早くかつ誤動作の少いシ
フトレジスタを提供することにある。
フトレジスタを提供することにある。
本発明のシフトレジスタ回路は、
（Ａ） 入力信号がトランスファーゲートの一端に入
力し、かつ他端がインバータとクロックド・インバータ
の逆並列回路の前記インバータの入力端に接続して、ラ
ッチ信号を第１のカスケード出力信号として出力する第
１のラッチ部と、方の入力端が前記入力信号を受けかつ
他方の入力端が前記第１のカスケード出力信号を入力し
て、それらのＮＯＲ出力信号を第１のビット出力信号と
して出力する第１のビット出力端子を有する第１のビッ
ト部、 （Ｂ） 入力端が前記第１のカスケード出力信号を入
力し、前記第１のラッチ部と同一回路構成を有し、かつ
トランスファーゲート及びクロックド・インバータに供
給されるクロック信号が前記第１のラッチ部に対応して
逆相の関係にあって、第２のカスケード出力信号を出力
する第２のラッチ部と、一方の入力端が前記第１のビッ
ト圧力信号を受けかつ他方の入力端がトランスファー出
力信号を入力して、それらのＮＯＲ出力信号を第２のビ
ット出力信号として出力する第２のビット出力端子を有
する第２のビット部、を含んで構成されている。
力し、かつ他端がインバータとクロックド・インバータ
の逆並列回路の前記インバータの入力端に接続して、ラ
ッチ信号を第１のカスケード出力信号として出力する第
１のラッチ部と、方の入力端が前記入力信号を受けかつ
他方の入力端が前記第１のカスケード出力信号を入力し
て、それらのＮＯＲ出力信号を第１のビット出力信号と
して出力する第１のビット出力端子を有する第１のビッ
ト部、 （Ｂ） 入力端が前記第１のカスケード出力信号を入
力し、前記第１のラッチ部と同一回路構成を有し、かつ
トランスファーゲート及びクロックド・インバータに供
給されるクロック信号が前記第１のラッチ部に対応して
逆相の関係にあって、第２のカスケード出力信号を出力
する第２のラッチ部と、一方の入力端が前記第１のビッ
ト圧力信号を受けかつ他方の入力端がトランスファー出
力信号を入力して、それらのＮＯＲ出力信号を第２のビ
ット出力信号として出力する第２のビット出力端子を有
する第２のビット部、を含んで構成されている。
また本発明のシフトレジスタ回路は、
（４）入力信号がトランスファーゲートの一端に入力し
、かつ他端がインバータとクロックド・インバータの逆
並列回路の前記インバータの入力端に接続して、ラッチ
信号を第１のカスケード出力信号として出力する第１の
ラッチ部と、方の入力端が前記入力信号を受けかつ他方
の入力端が前記第１のカスケード出力信号を入力して、
それらのＮＯＲ出力信号を第１のピッ１８力信号として
出力する第１のビット出力端子を有する第１のビット部
、 （Ｂ） 入力端が前記第１のカスケード出力信号を入
力し、前記第１のラッチ部と同一回路構成を有し、かつ
トランスファーゲート及びクロックド・インバータに供
給されるクロック信号が前記第１のラッチ部に対応して
逆相の関係にあって、第２のカスケード出力信号を出力
する第２のラッチ部と、一方の入力端が前記第１のビッ
ト出力信号を受けかつ他方の入力端がトランスファー出
力信号を入力して、それらのＮＯＲ出力信号を第２のビ
ット出力信号として出力する第２のピッ）Ｉｆｆｆｆ子
端子する第２のビット部、（Ｃ） 入力端が前記第２
のカスケード出力信号を入力し、前記第１のラッチ部と
同一回路構成及びり四ツク信号位相を有し、第３のカス
ケード出力信号を圧力する第３のラッチ部と、第１の入
力端が２段前の前記第１のビット出力信号を入力し第２
の入力端が前段の前記第２のビット出力信号を入力しか
つ第３の入力端が前記第３のカスケード出力信号を入力
して、それらのＮ。
、かつ他端がインバータとクロックド・インバータの逆
並列回路の前記インバータの入力端に接続して、ラッチ
信号を第１のカスケード出力信号として出力する第１の
ラッチ部と、方の入力端が前記入力信号を受けかつ他方
の入力端が前記第１のカスケード出力信号を入力して、
それらのＮＯＲ出力信号を第１のピッ１８力信号として
出力する第１のビット出力端子を有する第１のビット部
、 （Ｂ） 入力端が前記第１のカスケード出力信号を入
力し、前記第１のラッチ部と同一回路構成を有し、かつ
トランスファーゲート及びクロックド・インバータに供
給されるクロック信号が前記第１のラッチ部に対応して
逆相の関係にあって、第２のカスケード出力信号を出力
する第２のラッチ部と、一方の入力端が前記第１のビッ
ト出力信号を受けかつ他方の入力端がトランスファー出
力信号を入力して、それらのＮＯＲ出力信号を第２のビ
ット出力信号として出力する第２のピッ）Ｉｆｆｆｆ子
端子する第２のビット部、（Ｃ） 入力端が前記第２
のカスケード出力信号を入力し、前記第１のラッチ部と
同一回路構成及びり四ツク信号位相を有し、第３のカス
ケード出力信号を圧力する第３のラッチ部と、第１の入
力端が２段前の前記第１のビット出力信号を入力し第２
の入力端が前段の前記第２のビット出力信号を入力しか
つ第３の入力端が前記第３のカスケード出力信号を入力
して、それらのＮ。
Ｒ信号を第３のビット出力信号として出力する第３のビ
ット出力端子を有する第３のビット部、を含んで構成さ
れている。
ット出力端子を有する第３のビット部、を含んで構成さ
れている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
四ビットシフトレジスタ回路１は、第１及び第２のビッ
ト部Ａ１．Ｂ２を直列にした二ビットシフトレジスタ回
路２．と、第３． 第４）ピッ）ｆｆｉＡ３゜Ｂ４を直
列にした二ビットシフトレジスタ回路２．とを第２のカ
スケード出力端Ｈ２を介してカスケード接続して構成さ
れている。
ト部Ａ１．Ｂ２を直列にした二ビットシフトレジスタ回
路２．と、第３． 第４）ピッ）ｆｆｉＡ３゜Ｂ４を直
列にした二ビットシフトレジスタ回路２．とを第２のカ
スケード出力端Ｈ２を介してカスケード接続して構成さ
れている。
二ビットシフトレジスタ回路２．は、第３図の従来のシ
フトレジスタ回路Ｃ１の第１のラッチ部Ｌ１に入力信号
ＳＩＮと第１のカスケード出力信号５ｉ１１とのＮＯＲ
信号を第１のビット出力信号ＳＡＩとして第１のビット
出力端子Ｔ１に出力する二人力ＮＯＲゲー） Ｎ Ｒ２
を付加した第１のビット部Ａ１と、従来の第２のラッチ
部Ｌ２に第１のビー／ ）出力信号ＳＡＩとトランスフ
ァー出力信号ＳＴｏとのＮＯＲ信号を第２のビット出力
信号ＳＢ２として第２のビット出力端子Ｔ２に出力する
二人力ＮＯＲゲー） Ｎ Ｒ２を付加した第２のビット
部Ｂ２とを第１のカスケード出力端Ｈ１を介してカスケ
ード接続している。
フトレジスタ回路Ｃ１の第１のラッチ部Ｌ１に入力信号
ＳＩＮと第１のカスケード出力信号５ｉ１１とのＮＯＲ
信号を第１のビット出力信号ＳＡＩとして第１のビット
出力端子Ｔ１に出力する二人力ＮＯＲゲー） Ｎ Ｒ２
を付加した第１のビット部Ａ１と、従来の第２のラッチ
部Ｌ２に第１のビー／ ）出力信号ＳＡＩとトランスフ
ァー出力信号ＳＴｏとのＮＯＲ信号を第２のビット出力
信号ＳＢ２として第２のビット出力端子Ｔ２に出力する
二人力ＮＯＲゲー） Ｎ Ｒ２を付加した第２のビット
部Ｂ２とを第１のカスケード出力端Ｈ１を介してカスケ
ード接続している。
二ビットシフトレジスタ２．は、二ビットシフトレジス
タ回路２．の第１及び第２のビット部Ａ１及びＢ２の二
人力ＮＯＲゲー）ＮＲ２をそれぞれニゲ−）ＮＯＲゲー
） Ｎ Ｒ３に置換えて、それぞれの前１及び２段のビ
ット圧力信号を入力する第３及び第４のビット部ＡｉＢ
４をカスケード接続して構成されている。
タ回路２．の第１及び第２のビット部Ａ１及びＢ２の二
人力ＮＯＲゲー）ＮＲ２をそれぞれニゲ−）ＮＯＲゲー
） Ｎ Ｒ３に置換えて、それぞれの前１及び２段のビ
ット圧力信号を入力する第３及び第４のビット部ＡｉＢ
４をカスケード接続して構成されている。
第２図は第１図の回路の動作を説明するためのタイミン
グ図である。
グ図である。
クロック信号φが高レベル“Ｈ″である時点ｔ０からｔ
ｌの期間に、第１のビット部Ａ１のＴＧがオンするため
、入力信号ＳＩＮの“Ｈ”がＩＮＶを介してＮＯＲゲー
） Ｎ Ｒｔの一方の入力端に信号“Ｌ”として入力さ
れる。
ｌの期間に、第１のビット部Ａ１のＴＧがオンするため
、入力信号ＳＩＮの“Ｈ”がＩＮＶを介してＮＯＲゲー
） Ｎ Ｒｔの一方の入力端に信号“Ｌ”として入力さ
れる。
また他方の入力端には入力信号Ｓｅｘの“Ｈ”が入力す
るのでゲートＮ Ｒ２のビット信号ＳＡＩの“Ｌ”が出
力される。
るのでゲートＮ Ｒ２のビット信号ＳＡＩの“Ｌ”が出
力される。
φが低レベル“Ｌ Ｉ＋である時点ｔ１からｔ２の期間
、ビット部Ａ１のＴＧがオフし、ＣＩＮＶがオンするの
で、ＩＮＶの出力“Ｌ”が保持され、ゲートＮＲ２の一
方の入力端に入力される。
、ビット部Ａ１のＴＧがオフし、ＣＩＮＶがオンするの
で、ＩＮＶの出力“Ｌ”が保持され、ゲートＮＲ２の一
方の入力端に入力される。
他方の入力端には入力信号Ｓｒｘの“Ｌ Ｉ＋が入力さ
れるためゲー） Ｎ Ｒ２の出力ビツト信号ＳＡＩは“
Ｈ”となる。
れるためゲー） Ｎ Ｒ２の出力ビツト信号ＳＡＩは“
Ｈ”となる。
また第２のビット部Ｂ２においては、ＴＧがオンするた
め、ビット部Ａ１のＩＮＶの出力する第１のビット出力
信号ＳＨ０の“Ｌ Ｉ＋がトランスファー出力信号ＳＴ
Ｑとしてゲー）ＮＲ２の一方の入力端に入力される。
め、ビット部Ａ１のＩＮＶの出力する第１のビット出力
信号ＳＨ０の“Ｌ Ｉ＋がトランスファー出力信号ＳＴ
Ｑとしてゲー）ＮＲ２の一方の入力端に入力される。
ゲートＮＲ２の他方の入力端には、ビット部Ａ１の出力
ビツト信号ＳＡＩが入力されるが、ＳＡＩが“Ｌ″でな
いために、第２のビット部Ｂ２の出力する第２のビット
出力信号ＳＢ□は“Ｌ”となる。
ビツト信号ＳＡＩが入力されるが、ＳＡＩが“Ｌ″でな
いために、第２のビット部Ｂ２の出力する第２のビット
出力信号ＳＢ□は“Ｌ”となる。
φが“Ｈ”である時点ｔ２からｔ３の期間τ３において
は、ビット部Ａ１のＴＧがオンするので入力信号Ｓｒｓ
の“Ｌ”がＩＮＶを介してゲートＮＲ２の一方の入力端
に信号°“Ｈ″として入力されるため、ケートＮ Ｒ２
の出力信号ＳＡＩはＨ”から“Ｌ ＋＋に変化し始める
。
は、ビット部Ａ１のＴＧがオンするので入力信号Ｓｒｓ
の“Ｌ”がＩＮＶを介してゲートＮＲ２の一方の入力端
に信号°“Ｈ″として入力されるため、ケートＮ Ｒ２
の出力信号ＳＡＩはＨ”から“Ｌ ＋＋に変化し始める
。
第２のビット部Ｂ２においては、ＴＯがオフしＣＩＮＶ
がオンするため、ＩＮＶの出力“Ｈ”は保持されてゲー
） Ｎ Ｒ２の一方の入力端には信号“Ｌ”が入力され
る。
がオンするため、ＩＮＶの出力“Ｈ”は保持されてゲー
） Ｎ Ｒ２の一方の入力端には信号“Ｌ”が入力され
る。
他方の入力端には“′Ｌ”でない信号ＳＡＩが入力され
るため、ゲー）１（Ｒ２の圧力にＳＢ２として“Ｌ”が
出力される。
るため、ゲー）１（Ｒ２の圧力にＳＢ２として“Ｌ”が
出力される。
次に二ビットシフトレジスタ回路２．の初段の第３のビ
ット部Ａ３においては、ＴＧがオンするのでビット部Ｂ
２のＩＮＶの第２のカスケード出力信号Ｓ８□の“Ｈ”
がＩＮＶを介して三人力Ｎ○Ｒゲー）ＮＲ３の第三の入
力端に信号“Ｈ″として入力される。
ット部Ａ３においては、ＴＧがオンするのでビット部Ｂ
２のＩＮＶの第２のカスケード出力信号Ｓ８□の“Ｈ”
がＩＮＶを介して三人力Ｎ○Ｒゲー）ＮＲ３の第三の入
力端に信号“Ｈ″として入力される。
ゲー）ＮＲ３の第一の入力端信号ＳＡＩが“Ｌ”でない
ために、ゲー）ＮＲ３の出力に８０の“Ｌ”が出力され
る。
ために、ゲー）ＮＲ３の出力に８０の“Ｌ”が出力され
る。
時点ｔ、からｔ４の期間は、ビット部Ａ１のビット出力
信号ＳＡＩは“Ｌ”となるため、ビット部Ｂ２のゲー）
ＮＲ２の２つの入力端にはともに信号“Ｌ”が入力され
るのでゲー）ＮＲ２の出力としてＳＨ□の“Ｈ″が出力
される。
信号ＳＡＩは“Ｌ”となるため、ビット部Ｂ２のゲー）
ＮＲ２の２つの入力端にはともに信号“Ｌ”が入力され
るのでゲー）ＮＲ２の出力としてＳＨ□の“Ｈ″が出力
される。
第３のビット部Ａ３においては、ゲー）ＮＲ３の第一の
入力端には第１のビット出力信号ＳＡＩの“Ｌ”が入力
されるが、その第二の入力端には第２のビット出力信号
としてＳＲ２が“Ｌ”でない値のために、ゲー） Ｎ
Ｒ３の出力ＳＡ３として“Ｌ”が出力される。
入力端には第１のビット出力信号ＳＡＩの“Ｌ”が入力
されるが、その第二の入力端には第２のビット出力信号
としてＳＲ２が“Ｌ”でない値のために、ゲー） Ｎ
Ｒ３の出力ＳＡ３として“Ｌ”が出力される。
時点ｔ４からｔ、の期間τ３において、ビット部Ｂ２に
おいて、ＴＧがオンするためビット部ＡＡの中枠≠桑出
力信号５ＲＪＰの“Ｈ”がトランスファー出力信号ＳＴ
０としてゲートＮ Ｒ２の一方の入力端に信号“Ｈ”と
して入力されるため、ゲー）ＮＲ２に入力するビット出
力信号ＳＢ□は“Ｈ＋＋から“Ｌ”に変化し始める。
おいて、ＴＧがオンするためビット部ＡＡの中枠≠桑出
力信号５ＲＪＰの“Ｈ”がトランスファー出力信号ＳＴ
０としてゲートＮ Ｒ２の一方の入力端に信号“Ｈ”と
して入力されるため、ゲー）ＮＲ２に入力するビット出
力信号ＳＢ□は“Ｈ＋＋から“Ｌ”に変化し始める。
ビット部Ａ、においてはＴＧがオフしＣＩＮＶがオンす
るのでＩＮＶの出力が保持され、ゲートＮ Ｒ３の第三
の入力端には第３のカスケード圧力信号ＳＦ＋３の“Ｌ
”が入力される。
るのでＩＮＶの出力が保持され、ゲートＮ Ｒ３の第三
の入力端には第３のカスケード圧力信号ＳＦ＋３の“Ｌ
”が入力される。
ゲー）ＮＲ３の第二の入力端には前段のビット出力信号
ＳＢ□として“Ｌ”でない値が入力されるため、ＮＲ，
のビット出力信号ＳＡ３に“Ｌ”を出力する。
ＳＢ□として“Ｌ”でない値が入力されるため、ＮＲ，
のビット出力信号ＳＡ３に“Ｌ”を出力する。
ランスファー出力信号ＳＴＯとしてゲー）ＮＲｓの第三
の入力端に信号“Ｌ”として入力される。
の入力端に信号“Ｌ”として入力される。
ゲー）ＮＲ３の第一の入力端には信号として“Ｌ”でな
い値がＳＲ□が入力されるためゲートＮＲ，の出力信号
゛Ｉ、 ＋＋が出力される。
い値がＳＲ□が入力されるためゲートＮＲ，の出力信号
゛Ｉ、 ＋＋が出力される。
時点ｔ、からｔ６の時間にビット部Ａ、において、ビッ
ト部Ｂ２のビット出力信号Ｓ３２が“Ｌ”となるため、
ビット部Ａ、のゲートＮＲ３の第二の入力端に第２のビ
ット出力信号ＳＢ２の“Ｌ ＋＋が入力される。
ト部Ｂ２のビット出力信号Ｓ３２が“Ｌ”となるため、
ビット部Ａ、のゲートＮＲ３の第二の入力端に第２のビ
ット出力信号ＳＢ２の“Ｌ ＋＋が入力される。
またゲー） Ｎ Ｒｓの第一の入力端には策士のピッ
ト出力信号Ｓ、の
１
“Ｌ”
２、 ゲー）ＮＲ３の第二の入力端に
第３のビット出力信号ＳＡ３として“Ｌ”で時点ｔ６か
らｔ、の期間τ、において、ビット部Ａ、ではＴＧがオ
ンし、ビット部Ｂ２の第２のカスケード出力信号Ｓ１２
の“Ｌ”がＴＧとＩＮＶを介してゲー） Ｎ Ｒｓの第
三の入力端に第３のカスケード出力信号Ｓ、！、の“Ｈ
”として入力されるため、ゲートＮＲ３の出力信号ＳＡ
３は“Ｈ”から“Ｌ”へ変化し始める。
第３のビット出力信号ＳＡ３として“Ｌ”で時点ｔ６か
らｔ、の期間τ、において、ビット部Ａ、ではＴＧがオ
ンし、ビット部Ｂ２の第２のカスケード出力信号Ｓ１２
の“Ｌ”がＴＧとＩＮＶを介してゲー） Ｎ Ｒｓの第
三の入力端に第３のカスケード出力信号Ｓ、！、の“Ｈ
”として入力されるため、ゲートＮＲ３の出力信号ＳＡ
３は“Ｈ”から“Ｌ”へ変化し始める。
ビット部Ｂ４においてＴＧがオフし、ＣＩＮＶがオンす
るためＩＮＶの出力が保持され、ゲートＮＲ，の第三の
入力端にはトランスファー出力信ゲー） Ｎ Ｒｓの第
１の入力端には第廿のビット出力信号ＳＡ３として“Ｌ
′でない値が入力されるため、ゲートＮＲ３の第４のビ
ット出力信号Ｓや。
るためＩＮＶの出力が保持され、ゲートＮＲ，の第三の
入力端にはトランスファー出力信ゲー） Ｎ Ｒｓの第
１の入力端には第廿のビット出力信号ＳＡ３として“Ｌ
′でない値が入力されるため、ゲートＮＲ３の第４のビ
ット出力信号Ｓや。
の“Ｌ”が出力される。
時点ｔ、からｔ８の期間にビット部Ｂ４においてビット
部Ａ、の圧力信号ＳＡ３は“Ｌ”となるため、ビット部
Ｂ４のゲー）ＮＲ３の第二の入力端に第３のビット出力
信号ＳＡ３の“Ｌ″が入力される。
部Ａ、の圧力信号ＳＡ３は“Ｌ”となるため、ビット部
Ｂ４のゲー）ＮＲ３の第二の入力端に第３のビット出力
信号ＳＡ３の“Ｌ″が入力される。
またゲー）ＮＲ３の第一の入力端には第２のビット出力
信号５１１２の“Ｌ”、第三の入力端にはトランスファ
ー出力信号ＳＴ０の“Ｌ”が入力されるため、ゲー）Ｎ
Ｒ３の出力信号Ｓ３４に“Ｈ″が出力される。
信号５１１２の“Ｌ”、第三の入力端にはトランスファ
ー出力信号ＳＴ０の“Ｌ”が入力されるため、ゲー）Ｎ
Ｒ３の出力信号Ｓ３４に“Ｈ″が出力される。
以上のように、入力信号ＳＩＮはクロック信号φの半周
期で従来の２倍の速度となって上位のビット部にシフト
されていく。
期で従来の２倍の速度となって上位のビット部にシフト
されていく。
さらに、１つ下位の圧力がＬ″′になってから上位のビ
ットが出力を始めるために、隣合うビット部の出力が同
時に”Ｈ”と“Ｌ”の中間値になることはないので、二
ビットシフトレジスタ回路を更に複数段カスケード接続
して第５図のサンプルホールド回路に応用しても誤動作
はなく、かつビットシフト速度は２倍となる。
ットが出力を始めるために、隣合うビット部の出力が同
時に”Ｈ”と“Ｌ”の中間値になることはないので、二
ビットシフトレジスタ回路を更に複数段カスケード接続
して第５図のサンプルホールド回路に応用しても誤動作
はなく、かつビットシフト速度は２倍となる。
また、出力が二ビットで良い場合は、二ビットシフトレ
ジスタ回路２．が使用でき回路が簡単となる。
ジスタ回路２．が使用でき回路が簡単となる。
以上説明したように本発明は、従来の一つのシフトレジ
スタ内の直列接続された２つのラッチ回路の出力にそれ
ぞれＮＯＲゲートを追加して二つのビット出力を得るこ
とができシフト速度が２倍となる。
スタ内の直列接続された２つのラッチ回路の出力にそれ
ぞれＮＯＲゲートを追加して二つのビット出力を得るこ
とができシフト速度が２倍となる。
さらに１つ下位の出力が“Ｌ”になってからその回路の
出力を始めるので、隣合う出力が同時に“Ｈ”でもなく
“Ｌ”でもない不安定な中間値になることがなく、サン
プルホールド回路などに用いた場合に入力信号波形が安
定にホールドされるという効果がある。
出力を始めるので、隣合う出力が同時に“Ｈ”でもなく
“Ｌ”でもない不安定な中間値になることがなく、サン
プルホールド回路などに用いた場合に入力信号波形が安
定にホールドされるという効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
回路の動作を説明するための各部信号のタイミング図、
第３図は従来のシフトレジスタ回路の一例の回路図、第
４図は第３図の回路の動作を説明するための各部信号の
タイミング図、第５図は第３図の回路の問題点を説明す
るための従来のシフトレジスタ回路を使用したサンプル
ホールド回路の回路図である。 １・・・・・・四ビットシフトレジスタ回路、２．．２
ｂ・・・・・・二ビットシフトレジスタ回路、Ａ Ｉｒ
Ｂ ｚ ＊ Ａ ３１Ｂ４・・・・・・第１〜第４の
ビット部、ＣＩＮＶ・・・・・・クロックド・インバー
タ、工Ｎｖ・・・・・・インバータ、Ｌ１〜Ｌ４・・・
・・・第１〜第４のラッチ部、Ｎ Ｒｔ 。 Ｎ Ｒ３・・・・・・二人力及び三入力ＮＯＲ回路、Ｓ
Ａ、。 Ｓ Ｂ ２ 、 Ｓ Ａ ｓ 、 Ｓ Ｂ ４・・・・
・・第１〜第４のビット出力信号、ＳＩＮ・・・・・・
入力信号、ＳＨＩ〜ＳＨ３・・・・・・第１〜第３のカ
スケード出力信号、ＳＴｏ・・・・・・トランスファー
出力信号、Ｔ１〜Ｔ４・・・・・・第１〜第４のビット
出力端子、ＴＧ・・・・・・トランスファーゲート、φ
、？・・・・・・クロック信号。
回路の動作を説明するための各部信号のタイミング図、
第３図は従来のシフトレジスタ回路の一例の回路図、第
４図は第３図の回路の動作を説明するための各部信号の
タイミング図、第５図は第３図の回路の問題点を説明す
るための従来のシフトレジスタ回路を使用したサンプル
ホールド回路の回路図である。 １・・・・・・四ビットシフトレジスタ回路、２．．２
ｂ・・・・・・二ビットシフトレジスタ回路、Ａ Ｉｒ
Ｂ ｚ ＊ Ａ ３１Ｂ４・・・・・・第１〜第４の
ビット部、ＣＩＮＶ・・・・・・クロックド・インバー
タ、工Ｎｖ・・・・・・インバータ、Ｌ１〜Ｌ４・・・
・・・第１〜第４のラッチ部、Ｎ Ｒｔ 。 Ｎ Ｒ３・・・・・・二人力及び三入力ＮＯＲ回路、Ｓ
Ａ、。 Ｓ Ｂ ２ 、 Ｓ Ａ ｓ 、 Ｓ Ｂ ４・・・・
・・第１〜第４のビット出力信号、ＳＩＮ・・・・・・
入力信号、ＳＨＩ〜ＳＨ３・・・・・・第１〜第３のカ
スケード出力信号、ＳＴｏ・・・・・・トランスファー
出力信号、Ｔ１〜Ｔ４・・・・・・第１〜第４のビット
出力端子、ＴＧ・・・・・・トランスファーゲート、φ
、？・・・・・・クロック信号。
Claims (2)
- （１） （Ａ）入力信号がトランスファーゲートの一端に入力し
、かつ他端がインバータとクロックド・インバータの逆
並列回路の前記インバータの入力端に接続して、ラッチ
信号を第１のカスケード出力信号として出力する第１の
ラッチ部と、一方の入力端が前記入力信号を受けかつ他
方の入力端が前記第１のカスケード出力信号を入力して
、それらのＮＯＲ出力信号を第１のビット出力信号とし
て出力する第１のビット出力端子を有する第１のビット
部、（Ｂ）入力端が前記第１のカスケード出力信号を入
力し、前記第１のラッチ部と同一回路構成を有し、かつ
トランスファーゲート及びク ロックド・インバータに供給されるクロック信号が前記
第１のラッチ部に対応して逆相の関係にあって、第２の
カスケード出力信号を出力する第２のラッチ部と、一方
の入力端が前記第１のビット出力信号を受けかつ他方の
入力端がトランスファー出力信号を入力して、それらの
ＮＯＲ出力信号を第２のビット出力信号として出力する
第２のビット出力端子を有する第２のビット部、 を含むことを特徴とするシフトレジスタ回路。 - （２） （Ａ）入力信号がトランスファーゲートの一端に入力し
、かつ他端がインバータとクロックド・インバータの逆
並列回路の前記インバータの入力端に接続して、ラッチ
信号を第１のカスケード出力信号として出力する第１の
ラッチ部と、一方の入力端が前記入力信号を受けかつ他
方の入力端が前記第１のカスケード出力信号を入力して
、それらのＮＯＲ出力信号を第１のビット出力信号とし
て出力する第１のビット出力端子を有する第１のビット
部、（Ｂ）入力端が前記第１のカスケード出力信号を入
力し、前記第１のラッチ部と同一回路構成を有し、かつ
トランスファーゲート及びク ロックド・インバータに供給されるクロック信号が前記
第１のラッチ部に対応して逆相の関係にあって、第２の
カスケード出力信号を出力する第２のラッチ部と、一方
の入力端が前記第１のビット出力信号を受けかつ他方の
入力端がトランスファー出力信号を入力して、それらの
ＮＯＲ出力信号を第２のビット出力信号として出力する
第２のビット出力端子を有する第２のビット部、 （Ｃ）入力端が前記第２のカスケード出力信号を入力し
、前記第１のラッチ部と同一回路構成及びクロック信号
位相を有し、第３のカス ケード出力信号を出力する第３のラッチ部と、第１の入
力端が２段前の前記第１のビット出力信号を入力し第２
の入力端が前段の前記第２のビット出力信号を入力しか
つ第３の入力端が前記第３のカスケード出力信号を入力
して、それらのＮＯＲ信号を第３のビット出力信号とし
て出力する第３のビット出力端子を有する第３のビット
部、 を含むことを特徴とするシフトレジスタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332022A JP2844770B2 (ja) | 1989-12-20 | 1989-12-20 | シフトレジスタ回路 |
| US07/631,348 US5132993A (en) | 1989-12-20 | 1990-12-20 | Shift register circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332022A JP2844770B2 (ja) | 1989-12-20 | 1989-12-20 | シフトレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03192600A true JPH03192600A (ja) | 1991-08-22 |
| JP2844770B2 JP2844770B2 (ja) | 1999-01-06 |
Family
ID=18250266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332022A Expired - Fee Related JP2844770B2 (ja) | 1989-12-20 | 1989-12-20 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844770B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006040516A (ja) * | 2004-07-23 | 2006-02-09 | Au Optronics Corp | シングルクロック駆動シフトレジスタ |
| US8000432B2 (en) | 2008-08-08 | 2011-08-16 | Kabushiki Kaisha Toshiba | Shift register |
-
1989
- 1989-12-20 JP JP1332022A patent/JP2844770B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006040516A (ja) * | 2004-07-23 | 2006-02-09 | Au Optronics Corp | シングルクロック駆動シフトレジスタ |
| JP4653583B2 (ja) * | 2004-07-23 | 2011-03-16 | 友達光電股▲ふん▼有限公司 | シングルクロック駆動シフトレジスタ |
| US8000432B2 (en) | 2008-08-08 | 2011-08-16 | Kabushiki Kaisha Toshiba | Shift register |
| US8116425B2 (en) | 2008-08-08 | 2012-02-14 | Kabushiki Kaisha Toshiba | Shift register |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2844770B2 (ja) | 1999-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |