JP4653583B2 - シングルクロック駆動シフトレジスタ - Google Patents

Description

この発明はシングルクロック駆動シフトレジスタに関し、特に液晶表示装置駆動回路に用い、画像の重なる現象を改善するシングルクロック駆動シフトレジスタ（Single Clock Driven Register）に関する。

液晶表示装置は、薄く、軽量で、節電、輻射がないといった特性を有する。このため、デスクトップ、もしくはノートブックコンピュータ、パーソナルディジタルアシスト、ディジタルカメラ、携帯電話機などの電子製品に広く応用され、従来のＣＲＴ表示装置に取って換わろうとしている。（特許文献１〜４を参照）。

アクティブ・マトリクス液晶表示装置（ＡＭＬＣＤ）は、電場を利用して液晶の透過率を制御して場面表示の目的を達成する。従来の典型的なアクティブ・マトリクス液晶表示装置を図１Ａに開示する。図面によれば、アクティブ・マトリクス液晶表示装置１０、液晶表示パネル２０と、駆動システム３０とを含んでなる。液晶表示パネル２０には、画素アレイ２０を設ける。駆動システム３０は、制御回路３２と、ソース駆動回路３４と、走査駆動回路３６とを含む。画素アレイ２２内のそれぞれの画素素子１２２は薄膜トランジスタ１２４に電気的に接続し、薄膜トランジスタ１２４のソースはソース駆動回路に電気的に接続する。また、ゲートは走査駆動回路３６に電気的に接続して画素素子１２２の開閉を制御する。

制御回路３２は、外部から提供される表示信号ＤＳを転換して表示データＤ、水平クロック信号ＨＣＫ、水平駆動信号ＨＳＴを発生させてソース駆動回路３４に提供する。同時に垂直クロック信号ＶＣＫと垂直起動信号ＶＳＴを発生させて走査駆動回路３６に提供する。

図１Ｂに開示するように、ソース駆動回路３４はシフトレジスタ３４２と複数のサンプリングゲート３４４とを含む。それぞれのサンプリングゲート３４４は画素アレイ２２内の同一行の画素素子１２２に対応する。水平クロック信号ＨＣＫと水平駆動信号ＨＳＴはシフトレジスタ３４２に入力してサンプリング信号Ｓａを発生させて順にそれぞれのサンプリングゲート３４４内に入力する。サンプリング信号Ｓａが通過したサンプリングゲート３４４をオープンとし、該サンプリングゲート３４４を介して表示データＤを画素アレイ２２内に出力する。

図２に、従来の典型的なシフトレジスタの回路図であって、図３はシフトレジスト内の異なる位置における電機信号の波形図である。図面によれば、シフトレジスタ４０は複数のステージ構造によるＴＳＰＣ（True Single Phase Dynamic Circuit）シフトレジスタである。かかるシフトレジスタにおける第Ｍステージ構造はラッチユニット４２と、ナンド（ＮＡＮＤ）ロジックユニット４４と、インバータ４６とを含む。該ラッチユニット４２は水平クロック信号ＨＣＫによって制御される。また第Ｍ−１ステージ構造からの出力信号Ｓ（ｍ−１）は、該ラッチユニット４２内にフィードインする。ここで注意すべき点は、第１ステージ構造にとってラッチユニット４２にフィードインする信号は、即ち水平起動信号ＨＳＴであるという点である。

ナンドロジックユニット４４は、ラッチユニット４２の出力端に接続してラッチユニット４２の出力する出力信号Ａと水平クロック信号ＨＣＫにナンドロジック計算を行う。インバータ４６はナンドロジックユニット４２の出力端に接続してナンドロジックユニット４４の出力する出力信号Ｂの極性を変更する。該インバータ４６の出力信号Ｓ（ｍ）が、即ち前記するサンプリング信号Ｓａであって、サンプリングゲート３４４にフィードインして、表示データＤのサンプリングを行う。同時に第Ｍ＋１ステージ構造のラッチユニット４２にフィードインしてＭ＋１ステージ構造の入力信号となる。

図４は、従来の典型的なＴＳＰＣ４ステージ構造のシフトレジスタのシミュレート出力の波形図である。図面に開示するＶ（ＳＴＸ）は、水平起動信号ＨＳＴに対応し、Ｖ（ＣＬＫ）は水平クロック信号ＨＣＫに対応する。また、Ｖ（ＯＵＴ＿Ａ１）からＶ（ＯＵＴ＿Ａ４）は、それぞれ第１ステージから第４ステージ構造の出力信号であって、即ちＳ（１）からＳ（４）に対応する。

図４の下半部に、シフトレジスタの隣りあう２つのステージ構造のシミュレート出力波形の拡大図を開示する。図面に開示するように、隣りあう２つのステージ構造のシミュレート出力信号Ｖ（ＯＵＴ＿Ａ１）とＶ（ＯＵＴ＿Ａ２）の波形の端には明らかな重なり現象が発生する。言い換えれば、シフトレジスタからそれぞれのサンプリングゲートに入力するサンプリング信号には重なり現象が発生し、サンプリングの正確性、画面表示の正確性に重大な影響を与える。
以上はソース駆動回路３４内のシフトレジスタ３４２について述べたものである。しかしながら、走査駆動回路３６内にもシフトレジスタが存在し、垂直クロック信号ＶＣＫと垂直起動信号ＶＳＴに基づいて走査信号が逐一画素アレイ２２に出力される。該走査駆動回路３６内のシフトレジスタについても図４に開示する状況が発生する可能性がある。かかる重なり現象は、それぞれの薄膜トランジスタ１２４の開閉の時間的な正確性に影響を与え、表示データＤを画素アレイ２２に書き込む場合の正確性に対して重大な影響を与える。

特開２０００−２９４１９号公報（米国特許第６，２８８，６９９号明細書） 特開２０００−２９４２０号公報（米国特許第６，２８８，６９６号明細書） 特開２０００−８１８５８号公報（米国特許第６，５８０，４２３号明細書） 特開平１１−３０５７４２号公報（米国特許第７，２８０，０９３号明細書）

この発明は、従来のシフトレジスタに発生する出力信号の重なり現象を改善して、表示装置のデータサンプリングとデータ書き込みの動作を正確に行うことのできるシングルクロック駆動シフトレジスタを提供することを課題とする。

そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、複数のステージ構造を具え、かつ該複数のステージ構造の第Ｍステージ構造が、クロック信号に基づき第Ｍ−１ステージ構造からの入力信号をロックするラッチユニットと、該ラッチユニットの出力端に接続して該ラッチユニットの出力する出力信号と該クロック信号とに対してロジック演算を実行するロジックユニットと、該ロジックユニットの出力端に接続され、かつ少なくとも三つ以上の直列された奇数個のインバータを有するノンオーバーラップ信号バッファと、を含み、
該ノンオーバーラップ信号バッファにおいて、並びの順が奇数のインバータの出力信号が第Ｍ＋１ステージ構造のラッチユニットにフィードインし、第Ｍ−１ステージ構造のノンオーバーラップ信号バッファの出力信号が、前記第Ｍステージ構造のノンオーバーラップ信号バッファにおける並びの順が偶数のインバータのＮＭＯＳのソースにフィードインし、前記第Ｍステージ構造のノンオーバーラップ信号バッファの出力信号が、第Ｍ＋１ステージ構造のノンオーバーラップ信号バッファにおける並びの順が偶数のインバータのＮＭＯＳのソースにフィードインして、該ノンオーバーラップ信号バッファの出力信号を遅延させるように構成するシングルクロック駆動シフトレジスタの構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。

以下、この発明について具体的に説明する。
請求項１に記載のシングルクロック駆動シフトレジスタは、複数のステージ構造を具え、かつ該複数のステージ構造の第Ｍステージ構造は、
クロック信号に基づき第Ｍ−１ステージ構造からの入力信号をロックするラッチユニットと、
該ラッチユニットの出力端に接続して該ラッチユニットの出力する出力信号と該クロック信号とに対してロジック演算を実行するロジックユニットと、
該ロジックユニットの出力端に接続し、かつ少なくとも三つ以上の直列された奇数個のインバータを有するノンオーバーラップ信号バッファと、
を含み、
該ノンオーバーラップ信号バッファにおいて、並びの順が奇数のインバータの出力信号が第Ｍ＋１ステージ構造のラッチユニットにフィードインし、第Ｍ−１ステージ構造のノンオーバーラップ信号バッファの出力信号が該ノンオーバーラップ信号バッファにおける並び順が偶数のインバータにフィードインして該ノンオーバーラップ信号バッファの出力信号を遅延させるように構成する。

請求項２に記載するシングルクロック駆動シフトレジスタは、請求項１におけるロジックユニットの出力端にカップリングする第１インバータの出力信号が第Ｍ＋１ステージ構造のラッチユニットにフィードインする。

請求項３に記載のシングルクロック駆動シフトレジスタは、請求項１における第Ｍステージ構造と第Ｍ＋１ステージ構造のラッチユニットにおいて、クロック信号の制御を受けるトランジスタは、それぞれＮ型とＰ型で互いに交替する。

請求項４に記載のシングルクロック駆動シフトレジスタは、請求項１における第Ｍステージ構造のラッチユニットにおいて、クロック信号によって制御されるトランジスタがN型である場合、前記クロック信号は反転された後、前記ロジックユニットに入力される。

請求項５に記載するシングルクロック駆動シフトレジスタは、請求項１におけるロジックユニットがナンドゲートである。

本発明によるシングルクロック駆動は、出力信号の重なり現象を改善して、表示装置のデータサンプリングとデータ書き込みの動作を正確に行うことによって、液晶表示装置の画像の品質を高めるという利点を有する。

この発明は、液晶表示装置駆動回路に用い、画像の重なる現象を改善するシングルクロック駆動シフトレジスタを提供するものであって、複数のステージ構造を具え、かつ該複数のステージ構造の第Ｍステージ構造が、クロック信号に基づき第Ｍ−１ステージ構造の入力信号をロックするラッチユニットと、該ラッチユニットの出力端に接続して該ラッチユニットの出力する出力信号と該クロック信号とに対してロジック演算を実行するロジックユニットと、該ロジックユニットの出力端に接続し、かつ少なくとも三つ以上の直列されたインバータを含むノンオーバーラップ信号バッファとを含み、
該ノンオーバーラップ信号バッファにおいて、該ロジックユニットの出力端にカップリングし、かつ並びの順が奇数のインバータの出力信号が第Ｍ＋１ステージ構造のラッチユニットにフィードインするとともに、第Ｍ−１ステージ構造のノンオーバーラップ信号バッファの出力信号が該ノンオーバーラップ信号バッファか、もしくは該ロジックユニットにフィードインして該ノンオーバーラップ信号バッファの出力信号を遅延させるように構成するシングルクロック駆動シフトレジスタによって、出力信号の重なり現象を改善するという目的を実現した。
係るシングルクロック駆動シフトレジスタの構成について、その構造と特徴を詳述するために具体的な実施例を挙げ、以下に説明する。

図５に、この発明における駆動システムの構造を開示する。図面によれば駆動回路５０は制御回路６０と、ソース駆動回路７０と、走査駆動回路８０とを含む。制御回路６０は表示データＤと、水平クロック信号ＨＣＫと、水平起動信号ＨＳＴとをソース駆動回路７０に提供する。同時に垂直クロック信号ＶＣＫと垂直起動信号ＶＳＴとを走査駆動回路８０に提供する。ソース駆動回路７０はシングルクロック駆動シフトレジスタ７２と複数のサンプリングゲート７４を含む。それぞれのサンプリングゲート７４は表示画面の画素アレイ（図示しない）における同一行の画素に対応する。

制御回路６０が提供する水平クロック信号ＨＣＫと水平駆動信号ＨＳＴはシングルクロック駆動シフトレジスタ７２に入力してサンプリング信号Ｓａを発生させ、該サンプリング信号Ｓａがそれぞれのサンプリングゲート７４に順に入力し、サンプリング信号Ｓａの通過したサンプリングゲート７４をオープンとし、該サンプリングゲート３４４を介して表示データＤを画素アレイ２２内に出力する。

図６に、図５に開示するシングルクロック駆動シフトレジスタ７２の好ましい実施例を開示する。図示を簡略化するために、図面にはシングルクロック駆動シフトレジスタ７２の第ＭステージからＭ＋１ステージの構造のみを開示する。図面によれば、シングルクロック駆動シフトレジスタ７２はそれぞれのステージ構造が、いずれもラッチユニット７２２と、ロジックユニット７２４とノンオーバーラップ信号バッファ７２６とを具える。

Ｍステージ構造について説明すると、ラッチユニット７２２は水平クロックＨＣＫの制御を受け、かつ該水平クロックＨＣＫに基づきＭ−１ステージ構造（一つ前のステージ構造）からの入力信号ＩＮＰ（Ｍ）をロックする。このラッチの動作は入力信号ＩＮＰ（Ｍ）を延長させ、その電圧が下降する時間と水平クロック信号ＨＣＫの電圧の変化する時点とを一致させる。ここで注目すべき点は、この発明のシングルクロック駆動シフトレジスタ７２の第１ステージ構造について言えば、一つ前のステージ構造の入力信号ＩＮＰ（１）が制御回路６０の水平起動信号ＨＳＴであるという点である。

ロジックユニット７２４は、ラッチユニット７２２２の出力端に接続して、ラッチユニット７２２の出力する出力信号と水平クロック信号ＨＣＫに対してナンド（ＮＡＮＤ）ロジック演算を行う。ここで注意すべき点は、ロジックユニット７２４が単一のナンダロジックゲートに限らないという点である。ロジックユニット７２４は複数の異なるロジックゲートの組み合わせによってナンダロジック演算の出力結果を得るように構成してもよい。

ノンオーバーラップ信号バッファ７２６は、ロジックユニット７２４の出力端に接続する。また、ノンオーバーラップ信号バッファ７２６は３つの直列されたインバータによって構成する。ロジックユニット７２４にカップリングする第１のインバータの出力信号を入力信号ＩＮＰ（Ｍ＋１）として第Ｍ＋１ステージ構造（一つ後のステージ構造）のラッチユニット７２２にフィードインする。

ノンオーバーラップ信号バッファ７２６の出力信号Ｄ（Ｍ）はサンプリング信号Ｓａとしてサンプリングゲートに入力するのみならず、Ｍ＋１ステージ構造（一つ後のステージ構造）のノンオーバーラップ信号バッファ７２６にフィードインする。同様に、Ｍ−１ステージ構造（一つ前のステージ構造）のノンオーバーラップ信号バッファ７２６からの出力信号Ｄ（Ｍ―１）は、第Ｍステージ構造のノンオーバーラップ信号バッファ７２６７２６にフィードインする。実施例において、該出力信号Ｄ（Ｍ−１）は、ロジックユニット７２４の出力端にカップリングする第２インバータにフィードインし、該インバータの出力信号の電圧上昇時点を遅延させる。したがって、ノンオーバーラップ信号バッファ７２６の出力信号Ｄ（Ｍ）の電圧が上昇する時点を遅延させて、出力信号Ｄ（Ｍ−１）とＤ（Ｍ）が重なりあう現象を改善することができる。

但し、この発明におけるノンオーバーラップ信号バッファ７２６は、３つのインバータによる構成に制限されない。必要に応じてさらに多くのインバータを直列してもよい。かかる状況において、ノンオーバーラップ信号バッファ７２６のロジックユニット７２４の出力端にカップリングするインバータで、並ぶ順が奇数のインバータの出力信号は、いずれも入力信号ＩＮＰ（Ｍ＋１）として第Ｍ＋１ステージ構造のラッチユニット７２２にフィードインすることができる。また、Ｍ−１ステージ構造からのノンオーバーラップ信号バッファ７２６の出力信号Ｄ（Ｍ−１）は、該ノンオーバーラップ信号バッファ７２６にフィードインすることができる。ロジックユニット７２４出力端のインバータで、並ぶ順が偶数のインバータは、同様に出力信号Ｄ（Ｍ）の電圧上昇時点を遅延させる目的を達成することができる。

上述するように、ノンオーバーラップ信号バッファ７２６の出力信号Ｄ（Ｍ）は、即ち図５に開示するサンプリング信号Ｓａであって、ノンオーバーラップ信号バッファ７２６の作用によって出力信号Ｄ（Ｍ）の電圧上昇時点が遅延し、サンプリング信号Ｓａが重なりあう現象を改善してサンプリングの正確性を高める。

ここで注目すべき点は、水平クロック信号ＨＣＫの正、負極性変化に合わせるために、第Ｍステージ構造のラッチユニット２２において水平クロック信号ＨＣＫによって制御されるトランジスタがＮ型トランジスタであって、第Ｍ＋１ステージ構造のラッチユニット２２において水平クロック信号ＨＣＫによって制御されるトランジスタがＰ型トランジスタであるという点である。即ち、隣り合う二つのステージ構造のラッチユニット７２２において、水平信号ＨＣＫの制御を受けるトランジスタは極性が逆になる。同様に、水平クロック信号ＨＣＫの正、負極の極性変化に合わせ、かるロジックユニット７２４の正常な作動を得るために、水平クロック信号ＨＣＫによって制御されるトランジスタがＮ型であれば、水平クロック信号ＨＣＫはインバータ７２８によって反転した後、サイドロジックユニット７２４に入力する。

図７に、図５に開示するシングルクロック駆動レジスタ７２の第２の実施形態を開示する。図示を簡略化するために、図６のシングルクロック駆動レジスタ７２に比して、第２の実施例によるノンオーバーラップ信号バッファ７２６の出力信号Ｄ（Ｍ）は、Ｍ＋１ステージ構造のロジックユニット７２４にフィードインする。同様に、Ｍ−１ステージ構造からのノンオーバーラップ信号バッファ７２６の出力信号Ｄ（Ｍ−１）はＭステージ構造のロジックユニット７２４にフィードインし、該ロジックユニット７２４の出力信号の電圧上昇時点を遅延させる。したがって、ノンオーバーラップ信号バッファ７２６の出力信号Ｄ（Ｍ）の電圧上昇時点が遅延し、出力信号Ｄ（Ｍ−１）とＤ（Ｍ）とが重なりあう現象を改善してサンプリングの正確性を高めることができる。

図８は、図６に開示するシングルクロック駆動シフトレジスタ７２のシミュレート出力の波形図である。図示するシミュレートの結果は、４ステージ構造のシフトレジスタについてシミュレートを行った結果である。図面に開示するＶ（ＳＴＸ）は、水平起動信号ＨＳＴに対応し、Ｖ（ＣＬＫ）は水平クロック信号ＨＣＫに対応する。また、Ｖ（ＯＵＴ＿Ａ１）からＶ（ＯＵＴ＿Ａ４）は、それぞれ第１ステージから第４ステージ構造の出力信号であって、即ちＤ（１）からＤ（４）に対応する。

図８の下半部に、シフトレジスタの隣りあう２つのステージ構造のシミュレート出力信号Ｖ（ＯＵＴ＿Ａ１）とＶ（ＯＵＴ＿Ａ２）の波形拡大図を開示する。図面によれば、図４に開示する従来のシフトレジスタの出力結果に比して、本願発明のシングル駆動クロック駆動シフトレジスタの作動は、隣りあう２つのステージ構造のシミュレート出力信号Ｖ（ＯＵＴ＿Ａ１）とＶ（ＯＵＴ＿Ａ２）の波形の重なり現象が明らかに改善されている。よって、この本願発明によるシフトレジスタは、サンプリング信号の重なり現象を改善し、サンプリングの正確性を高め、画面表示の正確性を得ることができる。

以上はソース駆動回路７０内のシフトレジスタ７２について述べたものである。しかしながら、走査駆動回路８０内にもシフトレジスタが存在し（図示しない）、制御信号６０によって発生する垂直クロック信号ＶＣＫと垂直起動信号ＶＳＴに基づいて走査信号が逐一画素アレイに出力される。該走査駆動回路についても、この発明のシフトレジスタを設けることによって、出力する走査信号の重なり現象を改善し、画素アレイの開閉時間を正確にしてデータの正確な書き込みを確保することができる。

以上はこの発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。

従来のアクティブ・マトリクス液晶表示器の構造を示した説明図である。 ソース駆動回路の構造を示した説明図である。 従来のシフトレジスタの回路図である。 図２に開示するシフトレジスタの電気信号の波形図である。 従来のシングルクロック駆動４ステージ構造シフトレジスタのシミュレート出力の波形図である。 この発明による駆動システムの構造を示したブロック図である。 この発明によるシングルクロック駆動シフトレジスタの回路図である。（実施例１） 他の実施形態によるシングルクロック駆動シフトレジスタの回路図である。（実施例２） この発明のシングルクロック駆動４ステージ構造シフトレジスタのシミュレート出力の波形図である。

１０ 液晶表示装置
１２２ 画素素子
１２４ 薄膜トランジスタ
２０ 液晶表示パネル
２２ 画素アレイ
３０、５０ 駆動システム
３２、６０ 制御回路
３４、７０ ソース駆動回路
３６、８０ 走査駆動回路
３４２、４０ シフトレジスタ
３４４、７４ サンプリングゲート
４２、７２２ ラッチユニット
４４、７２４ ロジックユニット
４６、７２８ インバータ
７２ シングルクロックシフトレジスタ
７２６ ノンオーバーラップ信号バッファ

Claims (5)

1. シングルクロック駆動シフトレジスタであって、
   複数のステージ構造を具え、かつ前記複数のステージ構造の第Ｍステージ構造は、
   クロック信号に基づき第Ｍ−１ステージ構造からの入力信号をロックするラッチユニットと、
   前記ラッチユニットの出力端に接続して前記ラッチユニットからの出力信号と前記クロック信号とに対してロジック演算を実行するロジックユニットと、
   前記ロジックユニットの出力端に接続し、かつ少なくとも三つ以上の直列された奇数個のインバータを有するノンオーバーラップ信号バッファと、
   を含み、
   前記ノンオーバーラップ信号バッファにおいて、並びの順が奇数のインバータの出力信号が第Ｍ＋１ステージ構造のラッチユニットにフィードインし、第Ｍ−１ステージ構造のノンオーバーラップ信号バッファの出力信号が、前記第Ｍステージ構造のノンオーバーラップ信号バッファにおける並びの順が偶数のインバータのＮＭＯＳのソースにフィードインし、前記第Ｍステージ構造のノンオーバーラップ信号バッファの出力信号が、第Ｍ＋１ステージ構造のノンオーバーラップ信号バッファにおける並びの順が偶数のインバータのＮＭＯＳのソースにフィードインして、前記ノンオーバーラップ信号バッファからの出力信号を遅延させる、
   ことを特徴とするシングルクロック駆動シフトレジスタ。
2. 前記ロジックユニットの出力端にカップリングする第１インバータの出力信号が第Ｍ＋１ステージ構造のラッチユニットにフィードインすることを特徴とする請求項１に記載のシングルクロック駆動シフトレジスタ。
3. 前記第Ｍステージ構造と第Ｍ＋１ステージ構造のラッチユニットにおいて、クロック信号によって制御されるトランジスタは、それぞれN型とP型で交互することを特徴とする請求項１に記載のシングルクロック駆動シフトレジスタ。
4. 前記第Ｍステージ構造のラッチユニットにおいて、クロック信号によって制御されるトランジスタがN型である場合、前記クロック信号は反転された後、前記ロジックユニットに入力されることを特徴とする請求項１に記載のシングルクロック駆動シフトレジスタ。
5. 前記ロジックユニットがナンドゲートであることを特徴とする請求項１に記載のシングルクロック駆動シフトレジスタ。