TWI246086B - Single clock driven shift register utilized in display driving circuit - Google Patents

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TWI246086B
TWI246086B TW093122111A TW93122111A TWI246086B TW I246086 B TWI246086 B TW I246086B TW 093122111 A TW093122111 A TW 093122111A TW 93122111 A TW93122111 A TW 93122111A TW I246086 B TWI246086 B TW I246086B
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Description

1246086 五、發明說明（1) 【發明所屬之技術領域】 π位ii::關於一種用於顯示器動電路之單時脈驅動 (Slngle Clock Driven Shift Register) ^ ^疋 ▼改善輸出仏號重疊J見象之單時脈驅動移位暫 【先前技術】 々、液晶顯示器（LCD )由於具備了輕薄、省電、無幅射 線等優點，而逐漸取代傳統映像管（CRT )顯示器，廣泛 應用於桌上型電腦、個人數位助理器、筆記 /數 相機與行動電話等電子產品中。 电細数位 主動矩陣式液晶顯示器（Active Matrix Crystal Display，AMLCD)係利用電場控制液晶之光穿透 率，以達到顯示晝面之目的。請參照第一A圖所示，一典 型之车動矩陣式液晶顯示器丨〇包括一液晶顯示面板2〇與、一 驅動系統3 0。其中，液晶顯示面板2 〇上具有一晝素矩^ (Pixel array ) 22。驅動系統30包括一控制電^路32、一 源極驅動電路（source driver ) 34與一掃描驅動電路 (scan driver ) 36。晝素矩陣22内每一個晝素元件122係 電性連接至一薄膜電晶體丨24，而此薄膜電晶體124之源極 係電連接至源極驅動電路34，閘極係電連接至掃描驅動電 路3 6，以充作一開關控制畫素元件丨2 2之運作。田*
第8頁 五、發明說明（2) 控制電路32係轉換外界提供之顯示信號DS，產生顯示 數據D、水平時脈信號HCK與水平啟動信號hSt提供至源極 驅動電路34，@時，亦產生垂直時脈信號VCK與垂直啟動 信號vst提供至掃描驅動電路36。請參照第一B圖所示，源 極驅動電路34包括一移位暫存器（Shift Register)342 與複數個取樣閘（SamPl ing Gate ) 344。其中，每一個取 樣閘344係對應至晝素矩陣22中同一行的晝素元件122。水 平時脈信號HCK與水平啟動信號HST係輸人移位暫存器川 内以產生取樣信號（sampUng signaUSa依序輸入各個 取樣閘344内。通入有取樣信號Sa的取樣閘344係開啟，以 使顯=數巧Dj寻以經過此取樣閘344輸入晝素矩陣22内。 睛參照第二圖所示，係一典型移位暫存器4〇之電路 圖-同日守亦明參照第二圖所示，係顯示此移位暫存器4 〇内 不同位置之電訊號的波型圖。此移位暫存器4〇係一具有複 數級（Stage)架構之單時脈驅動真單相動態（“Μ Single Phase Dynamic Circuit，Tspc)移位暫存器。苴 ::第M級架構包括一栓鎖（utch)單元42、一圆邏輯 146 ° 上1 ，亚且，來自第^1級架構的輸出信號S(m-1)係 ，入此栓鎖單元42内。值得注意的是，就第―級架構而 口 饋入柽鎖單元4 2之信號即前述水平啟動信號η $ τ。 入N^ND邏輯單兀44係連接於栓鎖單元42的輸出端，以將 权釵單元42之輸出彳s號人與水平時脈信號狀^ 輯運算。反向器46係連接於議請輯單元44之輸出端，；； 1246086 五、發明說明（3) 改變NAND邏輯單元44之輸出信號B的極性。請同時參照第 一圖所示，此反向器4 6之輸出信號S (m)即前述之取樣信號 Sa，其係饋入取樣閘344以對顯示數據D進行取樣，同時， 也饋入第Μ + 1級架構之栓鎖單元4 2，作為第μ + 1級架構之輸 入信號。 請參照第四Α圖所示，係典型單時脈驅動真單相動態 四級架構移位暫存器之模擬輸出波形圖。圖中之V (g T X )即 對應至水平起始信號HST ’ V(CLK)即對應至水平時脈信號 HCK，而V(0UT —A1)至V(0UT — A4)分別代表第一級至第四級 架構之輸出信號，即對應至S(l)至S(4)。 請同時參照第四B圖所示，係此移位暫存器相鄰二級 架構之模擬輸出波形的放大圖。如圖中所示，相鄰二級架 構之模擬輸出信號V(0UT —A1)與V(0UT A2)的波形之i W $ 有明顯重疊產生。換言…此移位暫存器輸二= 閘之取樣訊號將產生重疊現象，而對取樣之精確性，乃至 於晝面顯示的正確性造成嚴重的影響。 以^係針對源級驅動電路34 ^移位暫存器⑽ 掐述。然而，掃描驅動電路36内亦有一移位暫存哭， 垂直時脈信號VCK與垂直啟動信號VST產生掃描^ ^ 入晝：矩陣22内。此位於掃描驅動電路36内之J二二巧 也可旎產生如第四β圖所示之彳主塞 暫存益 ^ ^ ^ ^ t 4 ^ ^ 〇 1 ^ ^ ^ ^ ^ 至各個薄膜電晶體124之啟閉時 宜現象將二響連接 據D寫入晝素矩陣22之正確與否造成嚴重 對顯示數
1246086 五、發明說明（4) 本發明係採用一無重疊技術，改善傳統移位暫存器輸 出信號重疊之問題，以使顯示器資料取樣與資料寫入的動 作更為精確。 【發明内容】 本發明之主要目的係針對傳統單時脈驅動移位暫存 器，其輸出信號重疊而影響顯示器晝面正確性的問題，提 出一種解決的方法。 本發明係提供一種平面顯示器之驅動電路，其具有一 種單時脈驅動移位暫存器，依據一時脈信號與一起始信 號，以產生取樣信號或是掃描信號。此單時脈驅動移位暫 存器具有複數級（S t a g e )架構，其中，第Μ級架構包括一 栓鎖（latch )單元、一邏輯單元與一無重疊信號緩衝器 (Ν ο η - 〇 v e r 1 a p b u f f e r )。栓鎖單元係依據一時脈信號， 栓鎖來自第Μ- 1級架構的輸入信號。邏輯單元係連接於栓 鎖單元的輸出端，以對栓鎖單元的輸出信號與時脈信號進 行邏輯運算。無重疊信號緩衝器係連接於邏輯單元的輸出 端，包括至少三個相互_接之反向器。並且，I馬接於邏輯 單元輸出端之第奇數個反向器的輸出信號，係饋入第M + 1 級架構的栓鎖單元内。同時，來自第Μ- 1級架構之無重疊 信號緩衝器的輸出信號，係饋入此第Μ級架構之無重疊信 號緩衝器或是邏輯單元，以延遲無重疊信號緩衝器的輸出 信號。
1246086 五、發明說明（5) 所料f :ί叙明之優點與精神可以藉由以下的發明詳述及 所附圖式侍到進一步的瞭解。 【實施方式】 "夕：Τ恥第五圖所#，係本發明驅動系統50 -較佳實施 電路一源14:::…1:動系統50包括一控制
(scan drivl) 〇UlCe/r!VeJ 顯示數據D、水平時脈二 中，控制電路60係提供 驅動電路70，^ ^平啟動信號HST至源極 .. 4 ^亦獒供垂直時脈信號VCK與垂直啟動 仏唬VST至知描驅動電路8〇。源極驅動電路7〇包括一 脈驅動移位暫存！！72與複數個取㈣74 卿係對應至顯示面板之畫素矩陣（未圖示）；同 白^畫素'來自控制電路6〇之水平時脈信號Η(：κ與水平啟動 ^號HST係輸入單時脈驅動移位暫存器72内，以產生取樣 信號（sampling signai ) Sa依序輸入各個取樣閘74。通 入有取樣信號Sa之取樣閘74係開启支，以使顯示峰得以 經過此取樣閘7 4逐行輸入晝素矩陣内。 請參照第六圖所示，係第五圖之單時脈驅動移位暫存 ，72 —較佳實施例之電路圖。為了簡化起見，圖中僅就此 單時脈驅動移位暫存器7 2之第Μ級至第M +1級之架構 (Stage )進行說明。如圖中所示，此單時脈驅動移位暫 ^存器72之每一級架構均具有一栓鎖（iatch )單元了22、一 1246086
邏輯單元724與一 buffer ) 726 ° 無重疊信號緩衝器 (No η-over 1 ap 就第Μ級之架構而士 平時脈信號HCK所控制：並；元722係受到-水 來自第M —i級架構（前—時脈信號腿，栓鎖 栓鎖動作將延長輸入信：二^)，的f甘入信號1 NP(M)。此 水平時脈信號HCK之電壓冑 <相、電屋的下降時點與 是，斟太恭昍留枯1夂化的枯點相吻合。值得注意的 _ ^毛早守脈驅動移位暫存器72之第一級架構而 吕，前一級架構的輸入作号卢g T W p r 乂 ’、 60之水平啟動信號HST / 丽述來自控制電路 邏輯單元7 2 4係連接於松德| & 7 鎖單元722的輸出信號與水平時脈俨$ κ =為，以對栓 ，、尽十叶脈化唬HCK進行"ΝΑΝΓ)Π 輯運异。值得注意的是’前述邏輯單元724並不僅限於使 用單一NAND邏輯閘。此邏輯單元724也可以組合多個不 之邏輯閘，以產生"NAND”邏輯運算的輸出結果。 無重豐信號緩衝器726係連接於邏輯單元724的輸出 端’並且，此無重疊信號緩衝器72 6係由三個相互串^妾之 反向器（inverter )所構成。其中，耦接於邏輯單元724 輸出端之第一個反向器的輸出信號，係作為輸入作號iNp (M + 1)饋入第M + 1級架構（下一級架構）之栓鎖單 内0 其次，此無重疊信號緩衝器72 6的輸出信號D(M)除了 作為取樣信號S a輸入取樣閘7 4外，也饋入第M + 1級架構 (下一級架構）之無重疊信號緩衝器7 2 6内。同樣的，來
1246086 五、發明說明（7) --- ^，^^木構^ —級架構一無重疊信號緩衝器^的 =出信號MM-i) ’係饋人此㈣級無重疊信號緩衝器… :。就二杈佳貫施例而言，此輪出信號WM — 丨）係饋入耦接 :邏=单元724輸出端之第二個反向器，以使此反向器之 :出‘號的電壓上升時點向後延遲。進而使無重疊信號緩 :器726輸出信號D(M)的電壓上升時點向後延遲，以緩解 輸出信號D(M-l)與D(M)的重疊現象。 如上述，可見，本發明之無重疊信號緩衝器7 2 Θ並不 夕限於由一個反向器所構成，而是可以根據需求，串接更 =的反向器。而在此情況下，此無重疊信號緩衝器726 ^ ’純於邏輯單元724輸出端之第奇數個反向器的輸出 2旎，均可作為輸入信號ΙΝΡ(ΜΗ)饋入第M + 1級架構（下 架構）之栓鎖單元722内。此外，來自第M—i級架構 則了級架構）之無重疊信號緩衝器72δ的輸出信號D(M-—係可以饋入此無重疊信號緩衝器7 2 6中，耦接於邏輯 =兀724輸出端之第偶數個反向器，而同樣可以達到延後 雨出信號D (Μ)之電壓上升時點的目的。 CM、如月t述，由於無重疊信號緩衝器72 6之輸出信號D π 即第五圖中所述之取樣信號Sa。而透過無重疊信號 ，衝裔726之運作以延遲輸出信號D(M)之電壓上升時點， y以緩解取樣信號仏的重疊現象，進而提高取樣之精確 性"值知注意的是，為了配合水平時脈信號HCK之正負極 、交化’在第Μ級架構的栓鎖單元7 22中，受到水平時脈信
第14頁 1246086 五 發明說明（8) __ 號 HCK所控制的電晶體係_NM電晶體 栓鐵單元722中，㈣水平時脈信㈣ 架構的 - P形電晶體。也就是說，相鄰二級架構之;制的。電晶體係 中，受到水平時脈信號HCK所控制之 =，凡m 同樣的’為了配合水平時脈信號HCK的心：：：相反。 使邏輯單元724正常運作，若是水平時仓口 、文化，亚 電晶體為N型，則水平時脈信號HCK必須經:㈣ 反轉後，然後再輸入邏輯單元724内。 向為728 請參照第七圖所示，係第五圖之單時脈驅 器72另一實施例之電路圖。為了簡化起見，圖；曰f 時脈驅動移位暫存器72之第Μ級至第ΜΗ級之架構^ ί早 明。相較於第六圖之單時脈驅動移位暫存器72= 信IS議的輸出信號_，係讀入二 木構（下-級力木構）之邏輯單元72 4。同樣的 級架構（前-級架構）之無重疊信號緩衝器726的輪 ^d(m-i)，係饋入此第M級之邏輯單元724中，以此。 單元724之輸出信號的電壓上升時點向後延遲。進而\耳 重疊信號緩衝器726輸出信號D(M)之電壓的上升時點向^ 延遲，以緩解輸出信號D(M-1)與D(M)的重疊現象，提言 樣之精確性。 同 叩請參照第八A圖所示，係第六圖之單時脈驅動移位暫 存器72的模擬輸出波形圖。此模擬結果係以四級架構之曰移 位暫存器進行模擬。圖中之V(STX)即對應至水平起始信^ HST ’V(CLK)即對應至水平時脈信號HCk，而ν(0ϋτ〜Α1)ινϋ 1246086
一級至第四級架構之輸出信號，即對 五、發明說明（9) (OUT j4)分別代表第 應至D(l)至D(4)。 請同時參照第八B圖所示，係此第八A圖中相鄰二級尹 構之模擬輸出信號V(0UT —A1)與V(0UT — A2)的波形1 ^大木 ，。相較於第四B圖傳統移位暫存器之輸出結果' 單時脈驅動移位暫存器之運作顯然可以緩和相 ^ 輪出信號V(0UT —A1)與V(0UT —A2)之重疊現象。因=、、， :之移位暫存器可以避免取樣信號之重疊現象‘ 樣之精確性，同時確保晝面顯示的正確性。 徒同取 Μ上貫 7 〇、公 "小、、久呢功电給〖u円的移位智 2行描述。然而，掃描驅動電路8〇内亦有 ： (未圖示），依據控制電路60所產生之 二存益 ^直啟動信號VST，而產生掃描信號^^脈^虎^ ^。此掃描驅動電物，也可藉由本發明移|素^^ 正確寫入晝素矩陣中。 … 進而確保顯示數據 以上所述係利用較佳 制本發明之範圍，而且熟 而作些微的改變及調整， 不脫離本發明之精神和範 實施例詳細說明本發明， 知此類技藝人士皆能明瞭 仍將不失本發明之要義所 圍0 而非限 ^適當 在，亦
第16頁 1246086 圖式簡單說明 圖示簡單說明： 第一 A與B圖係一典型主動矩陣式液晶顯示器之方塊示意 圖。 第二圖係一典型移位暫存器之電路圖。 第三圖係顯示第二圖典型之移位暫存器内，不同位置之電 訊號的波型圖。 第四A圖係典型單時脈驅動四級架構移位暫存器之模擬輸 出波形圖。 第四B圖係第四A圖中，相鄰二級架構之模擬輸出波形的放 大圖。 第五圖係本發明驅動系統一較佳實施例之方塊示意圖。 第六圖係本發明單時脈驅動移位暫存器一較佳實施例之電 路圖。 第七圖係本發明單時脈驅動移位暫存器另一實施例之電路 圖。 第八A圖係本發明單時脈驅動四級架構移位暫存器之模擬 輸出波形圖。 第八B圖係第八A圖中，相鄰二級架構之模擬輸出波形的放 大圖。 符號說明： 液晶顯示器1 0 液晶顯示面板2 0
第17頁 1246086 圖式簡單說明 晝素矩陣2 2 薄膜電晶體124 控制電路3 2，6 0 掃描驅動電路3 6，8 0 取樣閘344, 74 邏輯單元44, 724 單時脈驅動移位暫存器7 2 畫素元件1 2 2 驅動系統3 0，5 0 源極驅動電路34, 70 移位暫存器3 4 2，4 0 栓鎖單元42, 722 反向器'46, 728 無重疊信號緩衝器726
第18頁

Claims (1)

1246086 六、申請專利範圍 申請專利範圍： 1. 一種單時脈驅動移位暫存器，具有複數級架構，其中， 第Μ級架構包括： 一栓鎖單元，係依據一時脈信號，以栓鎖來自第Μ -1 級架構之輸入信號； 一邏輯單元，連接於該栓鎖單元之輸出端，將該栓鎖 單元之輸出信號與該時脈信號進行邏輯運算；及 一無重疊信號緩衝器，連接於該邏輯單元之輸出端， 包括至少三個相互串接之反向器； 其中，該無重疊信號緩衝器中，搞接於該邏輯單元輸 出端之該第奇數個反向器的輸出信號，係饋入第Μ + 1級架 構之栓鎖單元，並且，第Μ-1級架構之無重疊信號鍰衝器 之輸出信號，係饋入該無重疊信號緩衝器或該邏輯單元， 以延遲該無重疊信號緩衝器之輸出信號。 2. 如申請專利範圍第1項之單時脈驅動移位暫存器，其 中，耦接於該邏輯單元輸出端之該第一個反向器的輸出信 號，係饋入第Μ+1級架構之栓鎖單元。 3. 如申請專利範圍第1項之單時脈驅動移位暫存器，其 中，第1級架構之栓鎖單元係依據該時脈信號栓鎖一起始 信號，以啟動該單時脈驅動移位暫存器。 4. 如申請專利範圍第1項之單時脈驅動移位暫存器，其 中，該無重疊信號緩衝器係由奇數個相互串接之反向器所 構成。 5. 如申請專利範圍第1項之單時脈驅動移位暫存器，其
第19頁 1246086 六、申請專利範圍 中，該第Μ- 1級架構之無重疊信號緩衝器的輸出信號，係 饋入該無重疊信號緩衝器，|馬接於該邏輯單元輸出端之第 偶數個反向器。 6. 如申請專利範圍第1項之單時脈驅動移位暫存器，其 中，該第Μ級架構之栓鎖單元中，受到該時脈信號所控制 之電晶體，與第Μ+ 1級架構之栓鎖單元中，受到該時脈信 號所控制之電晶體，係分別為一 Ν型與一 Ρ型交錯排列之電 晶體。 7. 如申請專利範圍第1項之單時脈驅動移位暫存器，其 中，當該第Μ級架構之栓鎖單元中，受到該時脈信號所控 制之電晶體為Ν型，該時脈信號係經反轉後再輸入該邏輯 0 口 一 早兀〇 8. 如申請專利範圍第1項之早時脈驅動移位暫存器’其 中，該邏輯單元係為一NAND邏輯閘。 9. 一種平面顯示器驅動電路，具有一種單時脈驅動移位暫 存器，依據一時脈信號與一起始信號，產生取樣信號或是 掃描信號，該單時脈驅動移位暫存器具有複數級架構，其 中，第Μ級架構包括： 一栓鎖單元，係受到該時脈信號所控制，並且，第Μ -1級架構之輸出信號係饋入該栓鎖單元内； 一邏輯單元，連接於該栓鎖單元之輸出端，以將該栓 鎖單元之輸出信號與該時脈信號進行邏輯運算；及 一無重疊信號緩衝器，連接於該邏輯單元之輸出端， 包括至少三個相互串接之反向器；
第20頁 1246086 其中，該無重疊信號 。 :端之該第奇數個反向輪：、：丄耦接於該邏輯單 構之检鎖單元，並且，第號’係饋入第Μ+]級架 之輸出“號，係饋入該無重Α卞之無重疊信號缓衝器 以延遲該無重疊信號緩衝器二‘器或該邏輯單元， 1 0.如申請專利範圍第9項之平面二^。 輕接於該邏輯單元輸出端之該第動電路，其中， 係饋入第M+l級架構之栓鎖單元。1U反向器的輪出信號， H申請專利範圍第9項之平面顯示器驅動電路，i φ §亥起始信號係饋入第1級架構之栓鎖置-、電路其中， 脈驅動移位暫存哭。 几 以啟動该單時 ^如申請專利範圍第9項之平面顯示器驅立 该無重疊信號緩衝器係由奇數個 電路，其中， 成。 々日互串接之反向器所構 1::申請專利範圍第9項之平面 該第M]級架構之無重憂信號緩衝 動電路’其中， 耦接於該邏輯單元輸出端之第偶數個二出號’係饋入 1 4.如申請專利範圍第9項之平面顯示哭=發 _級架構之栓鎖單元中，受到該時制其之中電 ;:Ξ之級架構'I單元中’受到該時脈信號所 : 電，係分別為型與-p型交錯排列之電晶 15 ·如申晴專利範圍第9項之平面顯示器驅動電路，其中， 當該第Μ級架構之栓鎖單元中，受到該時脈信號所控制之 第21頁 1246086 六、申請專利範圍 電晶體為N型，該時脈信號係經反轉後再輸入該邏輯單 元。 1 6.如申請專利範圍第9項之平面顯示器驅動電路，其中， 該邏輯單元係為一NAND邏輯閘。
第22頁
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