JPH0222912A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH0222912A JPH0222912A JP63173232A JP17323288A JPH0222912A JP H0222912 A JPH0222912 A JP H0222912A JP 63173232 A JP63173232 A JP 63173232A JP 17323288 A JP17323288 A JP 17323288A JP H0222912 A JPH0222912 A JP H0222912A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- input
- signal
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 239000007787 solid Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フリップフロップ回路に関する。
第５図は従来のフリップフロ１１回路の一例を示す回路
図、第６図及び第７図は第５図の回路のタイミングチャ
ートである。第５図に示すように、論理積回路（以下Ａ
ＮＤ回路）１０１に入力信号（以下信号Ｒと称す）と基
本刻時信号（以下クロック信号φと称す）が入力され、
ＡＮＤ回路１０２に入力信号（以下信号Ｓと称す）とク
ロック信号Φが入力される。ＡＮＤ回路１０１の出力は
否定論理和回路（以下ＮＯＲ回路と称す＞１０３に入力
され、ＡＮＤ回路１０２の出力はＮＯＲ回路１０４に入
力される。ＮＯＲ回路１０３の出力はＮＯＲ回路１０４
に入力され、ＮＯＲ回路１０４の出力はＮＯＲ回路１０
３に入力される。
図、第６図及び第７図は第５図の回路のタイミングチャ
ートである。第５図に示すように、論理積回路（以下Ａ
ＮＤ回路）１０１に入力信号（以下信号Ｒと称す）と基
本刻時信号（以下クロック信号φと称す）が入力され、
ＡＮＤ回路１０２に入力信号（以下信号Ｓと称す）とク
ロック信号Φが入力される。ＡＮＤ回路１０１の出力は
否定論理和回路（以下ＮＯＲ回路と称す＞１０３に入力
され、ＡＮＤ回路１０２の出力はＮＯＲ回路１０４に入
力される。ＮＯＲ回路１０３の出力はＮＯＲ回路１０４
に入力され、ＮＯＲ回路１０４の出力はＮＯＲ回路１０
３に入力される。
次に、この回路の動作を説明する。第６図に示すように
、信号Ｓが論理値１（以下「１」とする）で信号Ｒが論
理値０（以下「０」とする）の状態でクロック信号φが
「１」となると、ＡＮＤ回路１０１の出力は「Ｏ」の状
態となり、Ｎ。
、信号Ｓが論理値１（以下「１」とする）で信号Ｒが論
理値０（以下「０」とする）の状態でクロック信号φが
「１」となると、ＡＮＤ回路１０１の出力は「Ｏ」の状
態となり、Ｎ。
Ｒ回路１０３の出力は「１」となる、ＡＮＤ回路１０２
の出力が「１」となり、ＮＯＲ回路１０４の出力が「０
」となる。次に、信号Ｓが「１」。
の出力が「１」となり、ＮＯＲ回路１０４の出力が「０
」となる。次に、信号Ｓが「１」。
信号Ｒが「０」の状態でクロック信号φが「０」になる
と、ＡＮＤ回路１０１，１０２の出力は共にｒ□、とな
り、ＮＯＲ回路１０３の出力は「１、、ＮＯＲ回路１０
４の出力は「０」の状態を保持する９次に、信号Ｒ，Ｓ
が共に「０」の状態でクロック信号φが「１」になって
も、ＡＮＤ回路１０１．１０２の出力は共に「０」であ
り、Ｎ○Ｒ［ｆｆｌ路１０３の出力ｊ、ｔｒｌ」、ＮＯ
Ｒ回路１０４の出力は「０」の状態を保持する０次に、
信号Ｓが「Ｏ」、信号Ｒが「１」の状態でクロック信号
φが「１」になると、ＡＮＤ回路１０１の出力は「１」
の状態となり、ＮＯＲ回路１０３の出力はｒＱＪとなる
。ＡＮＤ回路１０２の出力が「Ｏ」となり、ＮＯＲ回路
１０４の出力が「１」となる０次に、信号Ｓが「０」、
信号Ｒが「１」の状態でクロック信号φが「０」になる
と、ＡＮＤ回路１０１，１０２の出力は共に「０」とな
り、ＮＯＲ回路１０３の出力は「０）、ＮＯＲ回路１０
４の出力は「１」の状態を保持する。
と、ＡＮＤ回路１０１，１０２の出力は共にｒ□、とな
り、ＮＯＲ回路１０３の出力は「１、、ＮＯＲ回路１０
４の出力は「０」の状態を保持する９次に、信号Ｒ，Ｓ
が共に「０」の状態でクロック信号φが「１」になって
も、ＡＮＤ回路１０１．１０２の出力は共に「０」であ
り、Ｎ○Ｒ［ｆｆｌ路１０３の出力ｊ、ｔｒｌ」、ＮＯ
Ｒ回路１０４の出力は「０」の状態を保持する０次に、
信号Ｓが「Ｏ」、信号Ｒが「１」の状態でクロック信号
φが「１」になると、ＡＮＤ回路１０１の出力は「１」
の状態となり、ＮＯＲ回路１０３の出力はｒＱＪとなる
。ＡＮＤ回路１０２の出力が「Ｏ」となり、ＮＯＲ回路
１０４の出力が「１」となる０次に、信号Ｓが「０」、
信号Ｒが「１」の状態でクロック信号φが「０」になる
と、ＡＮＤ回路１０１，１０２の出力は共に「０」とな
り、ＮＯＲ回路１０３の出力は「０）、ＮＯＲ回路１０
４の出力は「１」の状態を保持する。
上述した従来のフリップフロップ回路では、各々の論理
素子（インバータ、ＡＮＤ回路、ＮＯＲ回路）の論理し
きい値に起因する問題が生じてしまう。ここで論理しき
い値とは、インバータを例にとれば、しきい値以上の信
号が入力されると出力には「０」、しきい値以下の信号
が入力されると出力は「１」が出力される値であり、し
きい値の信号が入力されるとその出力には「１」と「０
」の中間の値が出力されるものである。
素子（インバータ、ＡＮＤ回路、ＮＯＲ回路）の論理し
きい値に起因する問題が生じてしまう。ここで論理しき
い値とは、インバータを例にとれば、しきい値以上の信
号が入力されると出力には「０」、しきい値以下の信号
が入力されると出力は「１」が出力される値であり、し
きい値の信号が入力されるとその出力には「１」と「０
」の中間の値が出力されるものである。
第７図に示すように、信号Ｒが「０」から「１ｊに変化
すると同時にクロック信号φが「１」から「０」に変化
すると、ＡＮＤ回路１０１の出力が中間値すなわち、Ｎ
ＯＲ回路１０３のしきい値まで上昇し、その後「０」と
なる、この場合、ｒｌ、からｒＱＪに向っていたＮＯＲ
回路１０３の出力は中間値にとどまってしまう、同様に
ＮＯＲ回路１０３の出力を入力とするＮＯＲ回路１０４
も中間値となってしまう、すなわち、ＮＯＲ回路１０３
の出力がＮＯＲ回路１０４のしきい値となり、Ｎ０Ｒ（
ｉｉ］路１０４の出力がＮＯＲ回路１０３のしきい値を
保持し続ける限り、２つのＮＯＲ回路１０３，１０４の
出力は共に中間値を出力し続けることになる。
すると同時にクロック信号φが「１」から「０」に変化
すると、ＡＮＤ回路１０１の出力が中間値すなわち、Ｎ
ＯＲ回路１０３のしきい値まで上昇し、その後「０」と
なる、この場合、ｒｌ、からｒＱＪに向っていたＮＯＲ
回路１０３の出力は中間値にとどまってしまう、同様に
ＮＯＲ回路１０３の出力を入力とするＮＯＲ回路１０４
も中間値となってしまう、すなわち、ＮＯＲ回路１０３
の出力がＮＯＲ回路１０４のしきい値となり、Ｎ０Ｒ（
ｉｉ］路１０４の出力がＮＯＲ回路１０３のしきい値を
保持し続ける限り、２つのＮＯＲ回路１０３，１０４の
出力は共に中間値を出力し続けることになる。
上述した第７図に示す信号Ｒ，Ｓ、φの組み合わせは、
第５図に示した論理回路を用いると必ず生じてしまい、
中間値を出力することになる。この中間値を外部回路に
導入すると、ある回路では「０」と判定し、他の回路で
は「ＩＪと判定してしまい、外部回路の誤差動作の原因
となってしまう欠点があった。
第５図に示した論理回路を用いると必ず生じてしまい、
中間値を出力することになる。この中間値を外部回路に
導入すると、ある回路では「０」と判定し、他の回路で
は「ＩＪと判定してしまい、外部回路の誤差動作の原因
となってしまう欠点があった。
本発明の目的は、入力信号の変化と同時に入力信号を同
期化する信号が変化しても、中間値が出力せず、外部回
路の動作を防止することができる出力回路を提供するこ
とにある。
期化する信号が変化しても、中間値が出力せず、外部回
路の動作を防止することができる出力回路を提供するこ
とにある。
本発明のフリップフロップ回路は、リセット信号とクロ
ック信号を入力とする第１の論理積回路の出力を第１の
否定論理和回路の第１の入力に入力し、セット信号と前
記クロック信号を入力とする第２の論理積回路の出力を
第２の否定論理和回路の第１の入力に入力し、前記第１
の否定論理和回路の出力を前記第２の否定論理和回路の
第２の入力に入力し、前記第２の否定論理和回路の出力
を前記第１の否定論理和回路の第２の入力に入力し、前
記第１の否定論理和回路又は前記第２の否定論理和回路
の出力と前記クロック信号を入力とししきい値電圧が前
記第１の否定論理和回路及び前記第２の否定論理和回路
よりも高く設定された第３の否定論理和回路の出力を前
記第１の否定論理和回路又は前記第２の否定論理和回路
の第３の入力に入力することを含んで構成されるや〔実
施例〕 次に、本発明の実施例について図面を参照して説明する
。
ック信号を入力とする第１の論理積回路の出力を第１の
否定論理和回路の第１の入力に入力し、セット信号と前
記クロック信号を入力とする第２の論理積回路の出力を
第２の否定論理和回路の第１の入力に入力し、前記第１
の否定論理和回路の出力を前記第２の否定論理和回路の
第２の入力に入力し、前記第２の否定論理和回路の出力
を前記第１の否定論理和回路の第２の入力に入力し、前
記第１の否定論理和回路又は前記第２の否定論理和回路
の出力と前記クロック信号を入力とししきい値電圧が前
記第１の否定論理和回路及び前記第２の否定論理和回路
よりも高く設定された第３の否定論理和回路の出力を前
記第１の否定論理和回路又は前記第２の否定論理和回路
の第３の入力に入力することを含んで構成されるや〔実
施例〕 次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の回路のタイミングチャートである。ＡＮＤ回路
１に入力信号Ｒとクロック信号φが入力され、ＡＮＤ回
路２に入力信号Ｓとタロツク信号φが入力される。ＡＮ
Ｄ回路１の出力はＮＯＲ回路３に入力され、ＡＮＤ回路
２の出力はＮＯＲ回路４に入力される。ＮＯＲ回路３の
出力はＮＯＲ回路４に入力され、ＮＯＲ回路４の出力は
ＮＯＲ回路３に入力される。ＮＯＲ回路３の出力及びク
ロック信号φはＮＯＲ回路５に入力され、ＮＯＲ回路５
の出力はＮＯＲ回路３に入力される。ＮＯＲ回路５の論
理しきい値は、ＮＯＲ回路３．４に現れる中間値よりも
高く設定する。
第１図の回路のタイミングチャートである。ＡＮＤ回路
１に入力信号Ｒとクロック信号φが入力され、ＡＮＤ回
路２に入力信号Ｓとタロツク信号φが入力される。ＡＮ
Ｄ回路１の出力はＮＯＲ回路３に入力され、ＡＮＤ回路
２の出力はＮＯＲ回路４に入力される。ＮＯＲ回路３の
出力はＮＯＲ回路４に入力され、ＮＯＲ回路４の出力は
ＮＯＲ回路３に入力される。ＮＯＲ回路３の出力及びク
ロック信号φはＮＯＲ回路５に入力され、ＮＯＲ回路５
の出力はＮＯＲ回路３に入力される。ＮＯＲ回路５の論
理しきい値は、ＮＯＲ回路３．４に現れる中間値よりも
高く設定する。
次に、本実施例の回路の動作を説明する。第２図に示す
ように、入力信号Ｒが「０」から「１」に変化すると同
時にクロック信号φが「１」から「０」に変化すると、
ＡＮＤ回路１の出力にＮ。
ように、入力信号Ｒが「０」から「１」に変化すると同
時にクロック信号φが「１」から「０」に変化すると、
ＡＮＤ回路１の出力にＮ。
Ｒ回路３のしきい値までしか上昇しない信号が現れる場
合がある。この時、ＮＯＲ回路３の出力は「１」から「
０」に向って変化するが、ＡＮＤ回路１が「０」になる
ので、中間値にとどまる。−方、ＡＮＤ回路２の出力は
「０」状態であるので、ＮＯＲ回路３の出力が中間値に
とどまると、ＮＯＲ回路４の出力も中間値にとどまる。
合がある。この時、ＮＯＲ回路３の出力は「１」から「
０」に向って変化するが、ＡＮＤ回路１が「０」になる
ので、中間値にとどまる。−方、ＡＮＤ回路２の出力は
「０」状態であるので、ＮＯＲ回路３の出力が中間値に
とどまると、ＮＯＲ回路４の出力も中間値にとどまる。
しかし、上述したように、ＮＯＲ回路５のしきい値はＮ
ＯＲ回路３．４に現れる中間値よりも高く設定しである
ため、ＮＯＲ回路３の出力は中間値から「０」になり、
ＮＯＲ回路４の出力は中間値から「１」になる。したが
って、本発明のフリップフロップ回路の出力には中間レ
ベルは存在しないことになる。 第３図は本発明の第２
の実施例を示す回路図、第４図は第３図の回路のタイミ
ングチャートである。第３図に示すように、第１の実施
例において用いたＮＯＲ回路５の替りに、ＮＯＲ回路９
の出力及びクロック信号φをＮＯＲ回路１０に入力し、
ＮＯＲ回路７の出力はＮＯＲ回路９に入力される。他の
構成は第１の実施例と同じである。ＮＯＲ回路１０の論
理しきい値は、Ｎ。
ＯＲ回路３．４に現れる中間値よりも高く設定しである
ため、ＮＯＲ回路３の出力は中間値から「０」になり、
ＮＯＲ回路４の出力は中間値から「１」になる。したが
って、本発明のフリップフロップ回路の出力には中間レ
ベルは存在しないことになる。 第３図は本発明の第２
の実施例を示す回路図、第４図は第３図の回路のタイミ
ングチャートである。第３図に示すように、第１の実施
例において用いたＮＯＲ回路５の替りに、ＮＯＲ回路９
の出力及びクロック信号φをＮＯＲ回路１０に入力し、
ＮＯＲ回路７の出力はＮＯＲ回路９に入力される。他の
構成は第１の実施例と同じである。ＮＯＲ回路１０の論
理しきい値は、Ｎ。
Ｒ回路８，９に現れる中間値よりも高く設定する。
次に、本実施例の回路の動作を説明する。第４図に示す
ように、入力信号Ｓが「０」から「１」に変化すると同
時にクロック信号φが「１」から「０」に変化すると、
ＡＮＤ回路７の出力にＮＯＲ回路９のしきい値までしか
上昇しない信号が現れる場合がある。この時、ＮＯＲ回
路９の出力は「０」から「１」に向って変化するが、Ａ
ＮＤ回路７が「０」になるので、中間値にとどまる。−
方、ＡＮＤ回路６の出力は「０」状態であるので、ＮＯ
Ｒ回路９の出力が中間値にとどまると、ＮＯＲ回路８の
出力も中間値にとどまる。しかし、上述したように、Ｎ
ＯＲ回路１０のしきい値はＮＯＲ回路８．９に現れる中
間値よりも高く設定しであるため、ＮＯＲ回路１０は中
間値を「０」と判定し、クロック信号φが「０」なので
、ＮＯＲ回路１０の出力は「１」になる、よって、ＮＯ
Ｒ回路９の出力は、中間値から「０」になり、ＮＯＲ回
路８の出力は中間値から「１」になる。
ように、入力信号Ｓが「０」から「１」に変化すると同
時にクロック信号φが「１」から「０」に変化すると、
ＡＮＤ回路７の出力にＮＯＲ回路９のしきい値までしか
上昇しない信号が現れる場合がある。この時、ＮＯＲ回
路９の出力は「０」から「１」に向って変化するが、Ａ
ＮＤ回路７が「０」になるので、中間値にとどまる。−
方、ＡＮＤ回路６の出力は「０」状態であるので、ＮＯ
Ｒ回路９の出力が中間値にとどまると、ＮＯＲ回路８の
出力も中間値にとどまる。しかし、上述したように、Ｎ
ＯＲ回路１０のしきい値はＮＯＲ回路８．９に現れる中
間値よりも高く設定しであるため、ＮＯＲ回路１０は中
間値を「０」と判定し、クロック信号φが「０」なので
、ＮＯＲ回路１０の出力は「１」になる、よって、ＮＯ
Ｒ回路９の出力は、中間値から「０」になり、ＮＯＲ回
路８の出力は中間値から「１」になる。
以上説明したように、本発明は、フリップフロップ回路
の出力およびクロック信号を入力とする第３のＮＯＲ回
路の出力を第１又は第２のＮＯＲ回路に入力させ、且、
第３のＮＯＲ回路のしきい値を第１および第２のＮＯＲ
回路に現れる中間値よりも高く設定することにより、入
力信号の変化と同時に入力信号を同期化する信号が変化
しても、中間値が出力しないため、外部回路の動作を防
止することが可能となる効果がある。
の出力およびクロック信号を入力とする第３のＮＯＲ回
路の出力を第１又は第２のＮＯＲ回路に入力させ、且、
第３のＮＯＲ回路のしきい値を第１および第２のＮＯＲ
回路に現れる中間値よりも高く設定することにより、入
力信号の変化と同時に入力信号を同期化する信号が変化
しても、中間値が出力しないため、外部回路の動作を防
止することが可能となる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の回路のタイミングチャート、第３図は本発明の
第２の実施例を示す回路図、第４図は第３図の回路のタ
イミングチャート、第５図は従来のフリップフロ１１回
路の一例を示す回路図、第６図及び第７図は第５図の回
路のタイミングチャートである。 １．２・・・・・・ＡＮＤ回路、３，４．５・・・・・
・ＮＯＲ回路、６．７・・・・・・ＡＮＤ回路、８，９
．１０・・・・・・ＮＯＲ回路、１０１ 、１０２・−
・−・・ＡＮＤ回路、１０３．１０４・・・・・・ＮＯ
Ｒ回路。 り３因 潴ど固 ψ 昂′５因 烹６因
第１図の回路のタイミングチャート、第３図は本発明の
第２の実施例を示す回路図、第４図は第３図の回路のタ
イミングチャート、第５図は従来のフリップフロ１１回
路の一例を示す回路図、第６図及び第７図は第５図の回
路のタイミングチャートである。 １．２・・・・・・ＡＮＤ回路、３，４．５・・・・・
・ＮＯＲ回路、６．７・・・・・・ＡＮＤ回路、８，９
．１０・・・・・・ＮＯＲ回路、１０１ 、１０２・−
・−・・ＡＮＤ回路、１０３．１０４・・・・・・ＮＯ
Ｒ回路。 り３因 潴ど固 ψ 昂′５因 烹６因
Claims (1)
- リセット信号とクロック信号を入力とする第１の論理積
回路の出力を第１の否定論理和回路の第１の入力に入力
し、セット信号と前記クロック信号を入力とする第２の
論理積回路の出力を第２の否定論理和回路の第１の入力
に入力し、前記第１の否定論理和回路の出力を前記第２
の否定論理和回路の第２の入力に入力し、前記第２の否
定論理和回路の出力を前記第１の否定論理和回路の第２
の入力に入力し、前記第１の否定論理和回路又は前記第
２の否定論理和回路の出力と前記クロック信号を入力と
ししきい値電圧が前記第１の否定論理和回路及び前記第
２の否定論理和回路よりも高く設定された第３の否定論
理和回路の出力を前記第１の否定論理和回路又は前記第
２の否定論理和回路の第３の入力に入力したことを特徴
とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173232A JPH0222912A (ja) | 1988-07-11 | 1988-07-11 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173232A JPH0222912A (ja) | 1988-07-11 | 1988-07-11 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222912A true JPH0222912A (ja) | 1990-01-25 |
Family
ID=15956598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173232A Pending JPH0222912A (ja) | 1988-07-11 | 1988-07-11 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222912A (ja) |
-
1988
- 1988-07-11 JP JP63173232A patent/JPH0222912A/ja active Pending
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