JPH03257610A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH03257610A JPH03257610A JP2058580A JP5858090A JPH03257610A JP H03257610 A JPH03257610 A JP H03257610A JP 2058580 A JP2058580 A JP 2058580A JP 5858090 A JP5858090 A JP 5858090A JP H03257610 A JPH03257610 A JP H03257610A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flip
- flop
- clock
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 244000145845 chattering Species 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000003292 glue Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリセット回路に関し、特にＣＰＵから入力され
るリセット信号のチャタリングの発生をなくするととも
に、メモリ等への誤り書き込みを防止するリセット回路
に関する。
るリセット信号のチャタリングの発生をなくするととも
に、メモリ等への誤り書き込みを防止するリセット回路
に関する。
従来、この種のＣＰＵのリセット回路は、ＣＰＵよりラ
イト信号またはリード信号が出力されている時に、ＣＰ
Ｕにリセット信号が入力されるとアクセスしているメモ
リ等への誤り書き込みが生ずる可能性のある回路構成と
なっていた。
イト信号またはリード信号が出力されている時に、ＣＰ
Ｕにリセット信号が入力されるとアクセスしているメモ
リ等への誤り書き込みが生ずる可能性のある回路構成と
なっていた。
上述した従来のリセット回路は、ＣＰＵよりライト信号
又はリード信号が出力されている最中にＣＰＵにリセッ
ト信号が入力された場合に、このリセット信号をリタイ
ミングする回路構成を有していないので、リセット信号
のチャタリングやアクセスしているメモリ等への誤り書
き込みが生ずる場合があるという欠点がある。
又はリード信号が出力されている最中にＣＰＵにリセッ
ト信号が入力された場合に、このリセット信号をリタイ
ミングする回路構成を有していないので、リセット信号
のチャタリングやアクセスしているメモリ等への誤り書
き込みが生ずる場合があるという欠点がある。
本発明のリセット回路は、ＣＰＵからリセットスイッチ
のオンオフ情報が入力され、ライト信号またはリード信
号をリタイミングクロックとして、前記リセットスイッ
チのオンオフ情報をリタイミングしたものを出力する第
１のＤ−フリップフロップと、前記第１のＤ−フリップ
フロップの出力が入力され、周期Ｔのクロック信号をリ
タイミングクロックとして、リタイミングされた信号を
出力する第２のＤ−フリップフロップと、前記第２のＤ
−フリップフロップの出力が入力され、周期Ｔのクロッ
ク信号をリタイミングクロックとして、リタイミングし
た信号の反転信号を出力する第３のＤ−フリップフロッ
プと、前記第１のＤ−フリップフロップ出力と第３のＤ
−フリップフロップ出力の論理和を出力するＯＲ回路と
を有する。
のオンオフ情報が入力され、ライト信号またはリード信
号をリタイミングクロックとして、前記リセットスイッ
チのオンオフ情報をリタイミングしたものを出力する第
１のＤ−フリップフロップと、前記第１のＤ−フリップ
フロップの出力が入力され、周期Ｔのクロック信号をリ
タイミングクロックとして、リタイミングされた信号を
出力する第２のＤ−フリップフロップと、前記第２のＤ
−フリップフロップの出力が入力され、周期Ｔのクロッ
ク信号をリタイミングクロックとして、リタイミングし
た信号の反転信号を出力する第３のＤ−フリップフロッ
プと、前記第１のＤ−フリップフロップ出力と第３のＤ
−フリップフロップ出力の論理和を出力するＯＲ回路と
を有する。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、第２図
は本実施例のタイムチャートである。第１図において、
入力信号はＣＰＵリセットスイッチのオンオフ情報１５
（第２図（ａ）） 、ＣＰＵより出力されるライト信号
またはリード信号１６（第２図（ｂ））、周期Ｔのクロ
ック信号１７く第２図（ｄ））とする。今、ＣＰＵリセ
ットスイッチのオンオフ信号１５とライト信号又はリー
ド信号１６とが第１のＤフリップフロップ１１に入力さ
れ、ライト信号またはリード信号をリタイミングクロッ
クとして、ＣＰＵリセットスイッチ情報をリタイミング
した第１の信号１８（第２図＜ｃ＞）を出力する。次に
、第１の信号１８とＣＰＵのリセットに必要な時間より
長い周期Ｔのクロック信号１７とが第２のＤフリップフ
ロップ１２に入力され、クロック信号１７をリタイミン
グクロックとして、第１のＤフリップフロップ１１の出
力をリタイミングした第２の信号１９（第２図（ｅ）〉
を出力する。さらに、第２の信号１つとクロックし信号
１７とが第３のＤフリップフロップ１３に入力され、ク
ロック信号１７をリタイミングクロックとして、第２の
信号１つをリタイミングしたものの反転信号を第３の信
号２０（第２図（ｆ〉）として出力する。最後に、ＯＲ
回路１４において第１の信号１８と第３の信号２０との
論理和をとり、ＣＰＵリセット信号２１（第２図（ｇ）
〉として出力する。このように第２図（ｇ）の出力のリ
セット信号２１は、第２図（ｄ）のりタイミングのクロ
ック信号１７で制御され、第２図（ｂ）のライト信号ま
たはリード信号のある時点でリセット信号が出力される
ことがない。
は本実施例のタイムチャートである。第１図において、
入力信号はＣＰＵリセットスイッチのオンオフ情報１５
（第２図（ａ）） 、ＣＰＵより出力されるライト信号
またはリード信号１６（第２図（ｂ））、周期Ｔのクロ
ック信号１７く第２図（ｄ））とする。今、ＣＰＵリセ
ットスイッチのオンオフ信号１５とライト信号又はリー
ド信号１６とが第１のＤフリップフロップ１１に入力さ
れ、ライト信号またはリード信号をリタイミングクロッ
クとして、ＣＰＵリセットスイッチ情報をリタイミング
した第１の信号１８（第２図＜ｃ＞）を出力する。次に
、第１の信号１８とＣＰＵのリセットに必要な時間より
長い周期Ｔのクロック信号１７とが第２のＤフリップフ
ロップ１２に入力され、クロック信号１７をリタイミン
グクロックとして、第１のＤフリップフロップ１１の出
力をリタイミングした第２の信号１９（第２図（ｅ）〉
を出力する。さらに、第２の信号１つとクロックし信号
１７とが第３のＤフリップフロップ１３に入力され、ク
ロック信号１７をリタイミングクロックとして、第２の
信号１つをリタイミングしたものの反転信号を第３の信
号２０（第２図（ｆ〉）として出力する。最後に、ＯＲ
回路１４において第１の信号１８と第３の信号２０との
論理和をとり、ＣＰＵリセット信号２１（第２図（ｇ）
〉として出力する。このように第２図（ｇ）の出力のリ
セット信号２１は、第２図（ｄ）のりタイミングのクロ
ック信号１７で制御され、第２図（ｂ）のライト信号ま
たはリード信号のある時点でリセット信号が出力される
ことがない。
以上説明したように本発明は、ＣＰＬＩを有する回路構
成となっている装置等において、ＣＰＵのリセットに必
要な時間より長い周期のクロック信号と少なくとも３個
のフリップフロップとを回路構成として有することによ
り、ＣＰＵリセット時のリセット信号のチャタリングの
発生をなくすとともに、ＣＰＵよりライト信号又はリー
ド信号が出力されている時にＣＰＵにリセット信号が入
力されるのを防ぐアクセスしているメモリ等への誤り書
き込みを防止することができる効果がある。
成となっている装置等において、ＣＰＵのリセットに必
要な時間より長い周期のクロック信号と少なくとも３個
のフリップフロップとを回路構成として有することによ
り、ＣＰＵリセット時のリセット信号のチャタリングの
発生をなくすとともに、ＣＰＵよりライト信号又はリー
ド信号が出力されている時にＣＰＵにリセット信号が入
力されるのを防ぐアクセスしているメモリ等への誤り書
き込みを防止することができる効果がある。
第１図は、本発明の一実施例を示したブロック図、第２
図は、本実施例の動作を示したタイミング図である。 １１・・・第１のＤフリップフロップ、］２・・・第２
のＤフリップフロップ、１３・・・第３のＤフリップフ
ロップ、１４・・・ＯＲ回路。
図は、本実施例の動作を示したタイミング図である。 １１・・・第１のＤフリップフロップ、］２・・・第２
のＤフリップフロップ、１３・・・第３のＤフリップフ
ロップ、１４・・・ＯＲ回路。
Claims (1)
- ＣＰＵからリセットスイッチのオンオフ情報が入力され
、ライト信号またはリード信号をリタイミングクロック
として、前記リセットスイッチのオンオフ情報をリタイ
ミングしたものを出力する第１のＤ−フリップフロップ
と、前記第１のＤ−フリップフロップの出力が入力され
、周期Ｔのクロック信号をリタイミングクロックとして
、リタイミングされた信号を出力する第２のＤ−フリッ
プフロップと、前記第２のＤ−フリップフロップの出力
が入力され、周期Ｔのクロック信号をリタイミングクロ
ックとして、リタイミングした信号の反転信号を出力す
る第３のＤ−フリップフロップと、前記第１のＤ−フリ
ップフロップ出力と第３のＤ−フリップフロップ出力の
論理和を出力するＯＲ回路とを有することを特徴とする
リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058580A JPH03257610A (ja) | 1990-03-08 | 1990-03-08 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058580A JPH03257610A (ja) | 1990-03-08 | 1990-03-08 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257610A true JPH03257610A (ja) | 1991-11-18 |
Family
ID=13088396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058580A Pending JPH03257610A (ja) | 1990-03-08 | 1990-03-08 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257610A (ja) |
-
1990
- 1990-03-08 JP JP2058580A patent/JPH03257610A/ja active Pending
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