JPH02104152A - データ信号受信装置 - Google Patents
データ信号受信装置Info
- Publication number
- JPH02104152A JPH02104152A JP63257547A JP25754788A JPH02104152A JP H02104152 A JPH02104152 A JP H02104152A JP 63257547 A JP63257547 A JP 63257547A JP 25754788 A JP25754788 A JP 25754788A JP H02104152 A JPH02104152 A JP H02104152A
- Authority
- JP
- Japan
- Prior art keywords
- fifo memory
- pattern
- data
- memory element
- packet data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データ信号受信装置、特にディジタルデータ
の受信バッファメモリ回路に関するものである。。
の受信バッファメモリ回路に関するものである。。
従来の技術
パケットデータ形式で伝送されてくるデータの受信バッ
ファメモリ装置の従来例を第３図に示す。
ファメモリ装置の従来例を第３図に示す。
同図において、１はパケットデータ入力端子、２はクロ
ック信号入力端子、３はオープン信号入力端子、４はア
ンドゲート、５はＦＩＦＯメモリ素子、ｅはＤ−ＦＦ、
７はインバータ、８は１クロックデイレイ回路、９は読
出しクロック発生回路、１０はパケットデータ出力端子
、１１はクロック信号出力端子である。
ック信号入力端子、３はオープン信号入力端子、４はア
ンドゲート、５はＦＩＦＯメモリ素子、ｅはＤ−ＦＦ、
７はインバータ、８は１クロックデイレイ回路、９は読
出しクロック発生回路、１０はパケットデータ出力端子
、１１はクロック信号出力端子である。
第４図は、第３図の回路例における動作タイミング図を
示している。
示している。
（ａ）はパケットデータ入力端子１に、（ｂ）はクロッ
ク信号入力端子２に、（Ｃ）はオープン信号入力端子３
に、それぞれ供給される信号である。ＦＩＦＯメモリ素
子６には、オープン信号（ｃ）でゲートされたクロック
信号（ｄ）が書込みクロック入力端子に加えられ、８個
（Ｎは整数）のデータがデータ入力端子を介して取シ込
まれる。一方、オープン信号（Ｃ）の終端（信号の立ち
下がυ）によシ、読出しクロック発生回路８が動作可能
になり、ＦＩＦＯメモリ素子６に読出しクロック信号（
ｅ）を加える。（ｆ）は、読出しクロック信号（ｅ）に
よシ続出されるデータである。（ＣＩ）はＤ−ＦＦｅ出
力で、％クロック遅れた整形データでパケットデータ出
力端子１０に出力される。（ｈ）は１クロックデイレイ
回路８により読出しクロック信号（ｅ）が１クロツク遅
延したクロック信号でクロック信号出力端子１１に出力
される。読出しクロック発生回路８はＮ個のクロック信
号＜８）を発生させると動作を停止し、次ぎのオープン
信号（Ｃ）の終端を検出すると、上記の動作を繰り返す
。
ク信号入力端子２に、（Ｃ）はオープン信号入力端子３
に、それぞれ供給される信号である。ＦＩＦＯメモリ素
子６には、オープン信号（ｃ）でゲートされたクロック
信号（ｄ）が書込みクロック入力端子に加えられ、８個
（Ｎは整数）のデータがデータ入力端子を介して取シ込
まれる。一方、オープン信号（Ｃ）の終端（信号の立ち
下がυ）によシ、読出しクロック発生回路８が動作可能
になり、ＦＩＦＯメモリ素子６に読出しクロック信号（
ｅ）を加える。（ｆ）は、読出しクロック信号（ｅ）に
よシ続出されるデータである。（ＣＩ）はＤ−ＦＦｅ出
力で、％クロック遅れた整形データでパケットデータ出
力端子１０に出力される。（ｈ）は１クロックデイレイ
回路８により読出しクロック信号（ｅ）が１クロツク遅
延したクロック信号でクロック信号出力端子１１に出力
される。読出しクロック発生回路８はＮ個のクロック信
号＜８）を発生させると動作を停止し、次ぎのオープン
信号（Ｃ）の終端を検出すると、上記の動作を繰り返す
。
発明が解決しようとする課題
従来例では、ＦＩＦＯメモリ素子に対する書込み動作が
正常であっても、読出し動作に異常が発生した際、例え
ば、雑音などＮ−１個のクロック信号がＦ Ｉ ＦＯメ
モリ素子に供給されなかった場合、最後のデータが次回
の読出した最初のデータとなり、それ以降下しいパケッ
トデータとして、処理ができなくなるという問題点があ
る。
正常であっても、読出し動作に異常が発生した際、例え
ば、雑音などＮ−１個のクロック信号がＦ Ｉ ＦＯメ
モリ素子に供給されなかった場合、最後のデータが次回
の読出した最初のデータとなり、それ以降下しいパケッ
トデータとして、処理ができなくなるという問題点があ
る。
課題を解決するための手段
本発明は上記のような問題点を解決するためになされた
もので、パケットデータを受信する第１のＦＩＦＯメモ
リ素子と、パケットデータの有効期間を示すオープン信
号によって動作が可能となり、予め設定したパターン信
号を発生するパターン信号発生回路と、このパターン信
号発生回路出力を記憶する第２のＦＩＦＯメモリ素子と
、第２のＦＩＦＯメモリ素子から読出したデータと予め
設定したパターンを比較するパターン検出回路とリセッ
ト回路から構成される。
もので、パケットデータを受信する第１のＦＩＦＯメモ
リ素子と、パケットデータの有効期間を示すオープン信
号によって動作が可能となり、予め設定したパターン信
号を発生するパターン信号発生回路と、このパターン信
号発生回路出力を記憶する第２のＦＩＦＯメモリ素子と
、第２のＦＩＦＯメモリ素子から読出したデータと予め
設定したパターンを比較するパターン検出回路とリセッ
ト回路から構成される。
作 用
パケットデータの有効期間にのみ予め設定したパターン
が発生し、このパターンを第２のＦＩＦＯメモリ素子に
書き込み、読出したデータが予め設定したパターンと一
致するか否かチエツクする。
が発生し、このパターンを第２のＦＩＦＯメモリ素子に
書き込み、読出したデータが予め設定したパターンと一
致するか否かチエツクする。
読出したデータが予め設定したパターンと一致しなけれ
ば、第１のＦＩＦＯメモリ素子と第２のＦＩＦＯメモリ
素子をリセットする。一致すれば、第１のＦＩＦＯメモ
リ素子と第２のＦＩＦＯメモリ素子をリセットしない。
ば、第１のＦＩＦＯメモリ素子と第２のＦＩＦＯメモリ
素子をリセットする。一致すれば、第１のＦＩＦＯメモ
リ素子と第２のＦＩＦＯメモリ素子をリセットしない。
実施例
本発明の一実施例を第１図に示す。第２図は、第１図に
おける回路動作タイミング図である。第１図において、
１〜１１は第３図の従来例と同一であるため、説明を省
略する。１２はパターン信号発生回路で、オープン信号
入力端子３から供給されるオープン信号□□□）で動作
可能となり、アンドゲート４から出力されるクロック信
号に同期したパターン信号（ｉ）を発生する。今の場合
、最初の１データがＬ”レベルで、以降１Ｈ”レベルで
ある。このパターン信号発生回路１２の出力は第２のＦ
ＩＦＯメモリ素子１３のデータ入力端子に加えられる。
おける回路動作タイミング図である。第１図において、
１〜１１は第３図の従来例と同一であるため、説明を省
略する。１２はパターン信号発生回路で、オープン信号
入力端子３から供給されるオープン信号□□□）で動作
可能となり、アンドゲート４から出力されるクロック信
号に同期したパターン信号（ｉ）を発生する。今の場合
、最初の１データがＬ”レベルで、以降１Ｈ”レベルで
ある。このパターン信号発生回路１２の出力は第２のＦ
ＩＦＯメモリ素子１３のデータ入力端子に加えられる。
また第２のＦＩＦＯメモリ素子１３の書込みクロック入
力端子には、第１のＦＩＦＯメモリ素子５の書き込みク
ロック入力端子と同じ信号、即ち、アンドゲート４の出
力信号（ｊ）が与えられる。１４は第２のＤ−ＦＦ１１
５は第２のインパークで、１６は第２の１クロックデイ
レイ回路で、第１のＤ−ＦＦｅ、第１のインバータ７、
第１の１クロックデイレイ回路８と同様の動作をする。
力端子には、第１のＦＩＦＯメモリ素子５の書き込みク
ロック入力端子と同じ信号、即ち、アンドゲート４の出
力信号（ｊ）が与えられる。１４は第２のＤ−ＦＦ１１
５は第２のインパークで、１６は第２の１クロックデイ
レイ回路で、第１のＤ−ＦＦｅ、第１のインバータ７、
第１の１クロックデイレイ回路８と同様の動作をする。
また、読出された第２のＦＩＦＯメモリ素子１３のテ゛
−夕は、第２のＤ−ＦＦ１４の出力６＝＃、 （ｎ）を
介してパターン検出回路１７の一方の入力に加えられる
。さらに、このパターン検出回路１７の他方の入力には
第２の１クロックデイレイ回路１６の出力（１）が加え
られ予め設定したパターンに一致するか否かチエツクす
る。第２図（ホ）のように、−致していればリセット回
路１８を駆動しないが、第２図（ｎ）のように、一致し
ていなければ、リセット回路１８を駆動する信号を出力
し、リセット回路１８から第１のＦＩＦＯメモリ素子５
と第２のＦＩＦＯメモリ素子１３にリセット信号を出力
する。
−夕は、第２のＤ−ＦＦ１４の出力６＝＃、 （ｎ）を
介してパターン検出回路１７の一方の入力に加えられる
。さらに、このパターン検出回路１７の他方の入力には
第２の１クロックデイレイ回路１６の出力（１）が加え
られ予め設定したパターンに一致するか否かチエツクす
る。第２図（ホ）のように、−致していればリセット回
路１８を駆動しないが、第２図（ｎ）のように、一致し
ていなければ、リセット回路１８を駆動する信号を出力
し、リセット回路１８から第１のＦＩＦＯメモリ素子５
と第２のＦＩＦＯメモリ素子１３にリセット信号を出力
する。
発明の効果
本発明によれば、ＦＩＦＯメモリ素子にパケットデータ
とこのパケットデータに同期したパターンデータを書き
込んでいるので、ＦＩＦＯメモリ素子から読み出す際、
パターンデータのパターンチエツクし、パターンが一致
していなければ、Ｆ Ｉ ＦＯメモリ素子をリセットす
るので、パケットデータの読み出しのずれを防ぐ事がで
き、その効果は著しい。
とこのパケットデータに同期したパターンデータを書き
込んでいるので、ＦＩＦＯメモリ素子から読み出す際、
パターンデータのパターンチエツクし、パターンが一致
していなければ、Ｆ Ｉ ＦＯメモリ素子をリセットす
るので、パケットデータの読み出しのずれを防ぐ事がで
き、その効果は著しい。
第１図は本発明の一実施例を示す回路構成図、第２図は
同実施例における動作タイミング図、第３図は従来例を
示す回路構成図、第４図はその動作タイミング図である
。 １・・・・・・パケットデータ入力端子、２・・・・・
・クロック信号入力端子、３・・・・・・オープン信号
入力端子、６・・・・・・第１のＦＩＦＯメモリ素子、
９・・・・・・読出しクロック発生回路、１ｏ・・・・
・・パケットデータ出力端子、１１・・・・・・クロッ
ク信号出力端子、１２・・・・・・パターン信号発生回
路、１３・・・・・・第２のＦＩＦＯメモリ素子、１了
・・・・・・パターン検出回路、１８・・・・・・リセ
ット回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第
１ 図 ヘ ・Ｓ ・ヨ ｉ ミ 邑 三第３図
同実施例における動作タイミング図、第３図は従来例を
示す回路構成図、第４図はその動作タイミング図である
。 １・・・・・・パケットデータ入力端子、２・・・・・
・クロック信号入力端子、３・・・・・・オープン信号
入力端子、６・・・・・・第１のＦＩＦＯメモリ素子、
９・・・・・・読出しクロック発生回路、１ｏ・・・・
・・パケットデータ出力端子、１１・・・・・・クロッ
ク信号出力端子、１２・・・・・・パターン信号発生回
路、１３・・・・・・第２のＦＩＦＯメモリ素子、１了
・・・・・・パターン検出回路、１８・・・・・・リセ
ット回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第
１ 図 ヘ ・Ｓ ・ヨ ｉ ミ 邑 三第３図
Claims (1)
- 伝送されてくるパケットデータが、このパケットデータ
に同期したクロック信号と前記パケットデータの有効期
間を示すゲート信号によって書き込みが制御される第１
のＦＩＦＯメモリ素子と、前記ゲート信号の有効期間に
動作可能で予め設定したパターン信号を発生するパター
ン信号発生回路と、前記パターン信号発生回路の出力が
書き込まれる第２のＦＩＦＯメモリ素子を具備し、前記
第２のＦＩＦＯメモリ素子から読み出したデータが前記
パターン信号発生回路の出力と一致しなければ、第１の
ＦＩＦＯのメモリ素子と第２のＦＩＦＯメモリ素子をリ
セットすることを特徴とするデータ信号受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257547A JPH02104152A (ja) | 1988-10-13 | 1988-10-13 | データ信号受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257547A JPH02104152A (ja) | 1988-10-13 | 1988-10-13 | データ信号受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02104152A true JPH02104152A (ja) | 1990-04-17 |
Family
ID=17307802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257547A Pending JPH02104152A (ja) | 1988-10-13 | 1988-10-13 | データ信号受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02104152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055248A (en) * | 1996-10-29 | 2000-04-25 | Nec Corporation | Transmission frame format converter circuit |
-
1988
- 1988-10-13 JP JP63257547A patent/JPH02104152A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055248A (en) * | 1996-10-29 | 2000-04-25 | Nec Corporation | Transmission frame format converter circuit |
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