JPH02141046A - データ信号受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタルデータ信号を受信するためのデー
タ信号受信装置に関するものである。

従来の技術 パケットデータ形式で伝送されてくるデータを受信する
従来のデータ信号受信装置を第３図に示す０ ｆｌｌにおいて、１はパケットデータ入力端子、２はク
ロック信号入力端子、３はオープン信号入力端子、４は
アンドゲート、５ＦｉＦＩＦｏメモリ素子、６はＤ−Ｆ
Ｆ、７はインバータ、８は１クロックデイレイ回路、９
＃ｉ読出しクロック発生回路、１０はパケットデータ出
方端子。１１Ｆｉクロック信号出力端子である。

第４図は、第３図の回路例における動作タイミング図を
示している。

（ａ）はパケットデータ入力端子１に、（ｂ）Ｆｉ、ク
ロック信号入力端子２に、（Ｃ）Ｆｉ、オープン信号入
力端子３に、それぞれ供給される信号である。ｙｒｙ。

メモリ素子６には、オープン信号（Ｃ）でゲートされた
クロック信号（（１）が書込みクロック久方端子に加え
られ、Ｈ個（Ｎは整数）のデータがデータ入方端子を介
して取込まれる。一方、オーブン信号（Ｃ）の終端（信
号の立下がり）により、読出しクロック発生回路８が動
作可能になり、ＦＩＦＯメモリ素子６に読出しクロック
信号（６）を読出しクロック端子に加える。（０は、読
出しクロック信号（６）により読出されるデータである
。＜Ｅ）はＤ−ＦＦｅ出力で、１／２クロツク遅れた整
形データでパケットデータ出力端子１ｏに出力される。

（ｈ）は、１クロックデイレイ回路８により読出しクロ
ック信号（５）が１クロツク遅延したクロック信号でク
ロック信号出力端子１１に出力される。読出しりＣ１０
り発生回路８はＮ個のクロック信号（６）を発生させる
と動作を停止し、次ぎのオーブン信号（Ｃ１の終端を検
出すると、上記の動作を繰り返す。

発明が解決しようとする課題 従来例では、ＦＩＦＯメモリ素子に対する読出し動作が
固定であるため、書込み動作に異常が発生した際、例え
ば、雑音などで（Ｎ＋１）個のクロック信号がＦＩＦＯ
メモリ素子に供給された場合でも、Ｎ個のデータ（Ｎ個
のクロック信号）しか読出さないので、最後のデータが
次回の読出した最初のデータとなジ、それ以降正しいパ
ケットデータとして、処理ができなくなるという問題点
がある。

課題を解決するための手段 本発明は上記のような問題点を解決するためになされた
もので、パケットデータを受信するＦＩＦＯメモリ素子
と、パケットデータの有効期間中のクロック信号を計数
する書込みクロックカウンタと、このＦＩＦＯメモリ素
子に書込まれたパケットデータを読出すための読出しク
ロック発生回路と。

この読出しクロック信号を計数する読出しクロックカウ
ンタと、書込みクロックカウンタ値と読出しクロックカ
ウンタ値を比較するコンパレータから構成される。

作用 伝送されてくるパケットデータの有効期間中にのみＦＩ
ＦＯメモリ素子に供給されるクロック数を計数する書込
みりＯツクカウンタ値と、ＦＩＦＯメモリ素子に書込ま
れたパケットデータを読出すための読出しクロック信号
を計数する読出しクロックカウンタ値を比較する。

読出しクロックカウンタ値が書込みクロックカウンタ値
に一致するまで、読出しクロック発生回路は読出しクロ
ック信号を発生する。一致すれば。

読出しクロック発生回路の動作を停止し、ＦＩＦＯメモ
リ素子に読出しクロック信号を供給しない。

実施例 本発明の一実施例を第１図に示す。第２図は。

第１図における回路動作タイミング図である。第１図に
おいて、１〜１１は、第３図の従来例と同一であるため
、説明を省略する。但し、読出しクロック発生回路９′
はコンパレータ１２の一致出力信号で動作が停止する点
が、第３図の読出しクロック発生回路９と異なる。１３
は書込みクロックカウンタ、１４ｉｉ読出しクロックカ
ウンタである。

書込ミクロツクカウンタ１３のクロック入力端子には、
ＦＩＦＯメモリ素子６の書き込みクロック入力端子と同
じ信号、即ち、アンドゲート４の出力信号（ｉ）が与え
られる。さらに、書込みクロックカウンタ１３の出力は
コンパレータ１２の一方の入力に加えられる。読出しク
ロックカウンタ１４のクロック入力端子には、読出しク
ロック発生回路９′の出力信号（ｊ）が与えられる。さ
らに、読出しクロックカウンタ１４の出力はコン１くレ
ータ１２の他方の入力に加えられる。

読出しクロックカウンタ１４の出力値が増大して、書込
みクロックカウンタ１３の出力値と一致すれば、コンパ
レータ１２は一致出力信号（１ｃ）を書込みクロックカ
ウンタ１３のクリア入力端子、読出シクロツクカウンタ
１４のクリア入力端子と読出しクロック発生回路９′の
リセット入力端子に供給する。このため、書込みクロッ
クカウンタ１３と読出しクロックカウンタ１４はリセッ
トされ、読出しクロック発生回路９′は動作を停止する
。

発明の効果 本発明によれば、ＦＩＦＯメモリ素子に供給されるクロ
ック信号を計数し、ノ（ケラトデータをＦＩＦＯメモリ
素子から読出す際、読出しクロック信号数をＦＩＦＯメ
モリ素子に供給されたクロック信号数と比較しているの
で、パケットデータの読出しのずれを防ぐことができ、
その効果は著しい。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２図は
第１図における実施例の動作タイミング図、第３図は従
来例を示す回路構成図、第４図は第３図における従来例
の動作タイミング図である。 １・・・・・・パケットデータ入力端子、２・・・・・
・クロック信号入力端子、３・・・・・・オープン信号
入力端子、５・・・・・・ＦＩＦＯメモリ素子、９・・
・・・・読出しクロック発生回路、１０・・・・・・パ
ケットデータ出力端子、１１・・・・・・クロック信号
出力端子、１２・・・・・・コンパレータ、１３・・・
・・・書込みクロックカウンタ、１４・・・・・・読出
しクロックカウンタ。 代理人の氏名　弁理士　粟　野　重　孝　＃１か１名ブ
） ！

Claims (1)

【特許請求の範囲】
1. 伝送されてくるパケットデータが、このパケットデータ
   に同期したクロック信号と前記パケットデータの有効期
   間を示すゲート信号によって書込みが制御されるＦＩＦ
   Ｏメモリ素子と、前記ゲート信号の有効期間中の前記ク
   ロック信号を計数する書込みクロックカウンタと、前記
   ＦＩＦＯメモリ素子に書込まれたパケットデータを読出
   すための読出しクロック信号を発生する読出しクロック
   発生回路と、前記読出しクロック信号を計数する読出し
   クロックカウンタを具備し、前記読出しクロックカウン
   タ値が前記書込みクロックカウンタ値に一致すれば、読
   出し動作を停止することを特徴とするデータ信号受信装
   置。