JPS6281840A - 同期回路 - Google Patents
同期回路Info
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- JPS6281840A JPS6281840A JP60222327A JP22232785A JPS6281840A JP S6281840 A JPS6281840 A JP S6281840A JP 60222327 A JP60222327 A JP 60222327A JP 22232785 A JP22232785 A JP 22232785A JP S6281840 A JPS6281840 A JP S6281840A
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- Japan
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- signal
- timing signal
- circuit
- counter
- latch circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジクル信号の受信機等において、外部から
入力されてくる信号を正確に読取ることを可能とし、或
いは送信機において、これに対して外部装置から入力さ
れてきた信号を変調するに際して内部タイミング信号と
の同期をとることを可能とする同期回路に関する。
入力されてくる信号を正確に読取ることを可能とし、或
いは送信機において、これに対して外部装置から入力さ
れてきた信号を変調するに際して内部タイミング信号と
の同期をとることを可能とする同期回路に関する。
ディジタル信号は一般にはパルス列として伝送される。
この伝送は正確な受信、読取を行わせ得るように送信側
のタイミング制御によって一定のボーレートにて行われ
る。一方受信側ではボーレートに応じた周期で発生させ
たストローブ信号に基づいて受信信号の読取を行う。と
ころが調歩同期式データ通信で受信信号と上記ストロー
ブ信号のボーレートに誤差がある場合には、両者の間に
は位相の保証がないから第４図に示すように信号の変化
点とストローブ信号のタイミングとが接近する状態とな
ることがあり、この場合には第５図に示すように１ビツ
トのデータを２回読むとか、第６図に示すように１ビツ
トの読取を欠落させる等の不都合があった。
のタイミング制御によって一定のボーレートにて行われ
る。一方受信側ではボーレートに応じた周期で発生させ
たストローブ信号に基づいて受信信号の読取を行う。と
ころが調歩同期式データ通信で受信信号と上記ストロー
ブ信号のボーレートに誤差がある場合には、両者の間に
は位相の保証がないから第４図に示すように信号の変化
点とストローブ信号のタイミングとが接近する状態とな
ることがあり、この場合には第５図に示すように１ビツ
トのデータを２回読むとか、第６図に示すように１ビツ
トの読取を欠落させる等の不都合があった。
そこでこのような不都合をなくすために（イ）受信信号
と同期するクロック信号を外部から取込んでストローブ
信号をこれに同期させる等して位相を保証する。
と同期するクロック信号を外部から取込んでストローブ
信号をこれに同期させる等して位相を保証する。
（ロ）上述の如き読取りエラーの発生は止むを得ないと
してパリティチェック等によりそのエラーを検出する。
してパリティチェック等によりそのエラーを検出する。
等の対応がとられていた。
ところが（イ）の方法はそのようなりロック信号を得る
のが困難であり、またこのクロック信号の受信のために
信号数が増す等の難点がある。また（口）の方法は伝送
効率が悪く、またエラー検出が不可能な場合がある等の
問題点がある。
のが困難であり、またこのクロック信号の受信のために
信号数が増す等の難点がある。また（口）の方法は伝送
効率が悪く、またエラー検出が不可能な場合がある等の
問題点がある。
また送信機側についてみると送信のための変調に際し、
外部装置から入力されて来る信号と、内部タイミング信
号との間で同期をとる必要がある。
外部装置から入力されて来る信号と、内部タイミング信
号との間で同期をとる必要がある。
本発明は斯かる問題点を解決するためになされたもので
あって、受信信号、つまり外部からの信号と内部のタイ
ミング信号との位相関係に応じて内部のタイミング信号
の周期を伸縮し、また外部信号をラッチして遅らせる構
成とすることによって安定して正しく信号の読取ができ
、また送信機に対して外部装置から入力されてきた信号
を変調するに際し、この人力信号と内部タイミング信号
との同期を取り得る同期回路を提供することを目的とす
る。
あって、受信信号、つまり外部からの信号と内部のタイ
ミング信号との位相関係に応じて内部のタイミング信号
の周期を伸縮し、また外部信号をラッチして遅らせる構
成とすることによって安定して正しく信号の読取ができ
、また送信機に対して外部装置から入力されてきた信号
を変調するに際し、この人力信号と内部タイミング信号
との同期を取り得る同期回路を提供することを目的とす
る。
本発明に係る同期回路は一定のボーレートにて外部から
入力されるビットシリアルな２値信号を内部のタイミン
グ信号に同期するデータに変更する回路において、前記
２値信号のエツジを検出するエツジ検出回路と、該エツ
ジ検出回路がエツジを検出した時点で所定値を読込み、
また内部クロック信号を計数して前記ボーレート相当の
周期でキャリー信号を発するカウンタと、前記カウンタ
のキャリー信号を加算し、前記タイミング信号を減算す
るアンプダウンカウンタと、前記タイミング信号に同期
してアンプダウンカウンタの計数値をラッチする第１ラ
ッチ回路と、前記カウンタのキャリー信号を大カクロソ
クとし、前記タイミング信号を出力クロックとするＦＩ
ＦＯバッファレジスタと、前記タイミング信号に同期し
てＦＩＦＯバッファレジスタの出力をラッチする第２ラ
ッチ回路と、第１ラッチ回路のラッチ内容に従ってそれ
が出力する前記タイミング信号の周期を長短２周期に変
じるタイミング信号発生回路とを具備し、第２ラッチ回
路のラッチデータを前記タイミング信号に同期するデー
タとなしてあることを特徴とする。
入力されるビットシリアルな２値信号を内部のタイミン
グ信号に同期するデータに変更する回路において、前記
２値信号のエツジを検出するエツジ検出回路と、該エツ
ジ検出回路がエツジを検出した時点で所定値を読込み、
また内部クロック信号を計数して前記ボーレート相当の
周期でキャリー信号を発するカウンタと、前記カウンタ
のキャリー信号を加算し、前記タイミング信号を減算す
るアンプダウンカウンタと、前記タイミング信号に同期
してアンプダウンカウンタの計数値をラッチする第１ラ
ッチ回路と、前記カウンタのキャリー信号を大カクロソ
クとし、前記タイミング信号を出力クロックとするＦＩ
ＦＯバッファレジスタと、前記タイミング信号に同期し
てＦＩＦＯバッファレジスタの出力をラッチする第２ラ
ッチ回路と、第１ラッチ回路のラッチ内容に従ってそれ
が出力する前記タイミング信号の周期を長短２周期に変
じるタイミング信号発生回路とを具備し、第２ラッチ回
路のラッチデータを前記タイミング信号に同期するデー
タとなしてあることを特徴とする。
以上の構成によりタイミング信号発生回路は周期が伸縮
するタイミング信号を発し、またこれに同期するデータ
が第２ラッチ回路出力として得られることになる。
するタイミング信号を発し、またこれに同期するデータ
が第２ラッチ回路出力として得られることになる。
以下本発明をその実施例を示す図面に基づいて詳述する
。第１図は本発明の同期回路を示しており、ビットシリ
アルな２値信号ＢＳ （第２図（イ）〕が外部装置より
入力されてくる。この２値信号はエツジ検出回路１へ入
力され、ここでその立上り、立下りのエツジが検出され
、検出時点に同期するパルス信号ＥＰ （第２図（ロ）
〕が出力されカウンタ２ヘプリセント信号として与えら
れる。
。第１図は本発明の同期回路を示しており、ビットシリ
アルな２値信号ＢＳ （第２図（イ）〕が外部装置より
入力されてくる。この２値信号はエツジ検出回路１へ入
力され、ここでその立上り、立下りのエツジが検出され
、検出時点に同期するパルス信号ＥＰ （第２図（ロ）
〕が出力されカウンタ２ヘプリセント信号として与えら
れる。
カウンタ２は本発明回路側で作成される、従って外部装
置から入力される２値信号ＢＳとは非同期のクロックＣ
ＬＫ Ｃ第２図（ハ）〕を計数し、２値信号のボーレ
ートに相当する数のクロックＣＬにを計数するとキャリ
ー信号ＣＲＹ （第２図（ニ）〕を発する。また適宜
の置数器３にて設定された数値を前記パルス信号ＥＰに
てプリセットする。
置から入力される２値信号ＢＳとは非同期のクロックＣ
ＬＫ Ｃ第２図（ハ）〕を計数し、２値信号のボーレ
ートに相当する数のクロックＣＬにを計数するとキャリ
ー信号ＣＲＹ （第２図（ニ）〕を発する。また適宜
の置数器３にて設定された数値を前記パルス信号ＥＰに
てプリセットする。
この数値はカウンタ２がキャリー信号ＣＲＹを発する計
数値の２とするのが適当である。例えば２値信号のｌピ
ノ１−の長さく又は周期）をクロ・ツクＣＬに１２８パ
ルス分とし、カウンタ２が１２８を計数するとキャリー
信号を発するものとする。またこのカウンタ２にプリセ
ントする数値を６４とする。
数値の２とするのが適当である。例えば２値信号のｌピ
ノ１−の長さく又は周期）をクロ・ツクＣＬに１２８パ
ルス分とし、カウンタ２が１２８を計数するとキャリー
信号を発するものとする。またこのカウンタ２にプリセ
ントする数値を６４とする。
キャリー信号ＣＲＹはアンプダウンカウンタ４ヘカウン
トアンプパルスとして与えられ、またＦＩＦＯバソファ
レジスク（以下ＦＩＦＯという）７へ入力クロ７りとし
て与えられる。
トアンプパルスとして与えられ、またＦＩＦＯバソファ
レジスク（以下ＦＩＦＯという）７へ入力クロ７りとし
て与えられる。
ＦＩＦＯは２段構成を有し、入カクロソクが与えられる
と２値信号ＢＳのその時点での１ビツトを読込む。前の
段が空いている場合は前づめされる。
と２値信号ＢＳのその時点での１ビツトを読込む。前の
段が空いている場合は前づめされる。
タイミング信号発生回路５は２値信号の周期と略等しい
周期の負パルスのタイミング信号ＴＳ Ｃ第２図（ホ）
〕を発する回路であり、その周期は制御端子に与えられ
る信号によって長短２周期に変化する。例えば長周期は
クロック１３４発分、短周期はクロック１２２発分に設
定しである。なおこのタイミング信号ＴＳとクロックＣ
ＬＫとは同期している必要はない。
周期の負パルスのタイミング信号ＴＳ Ｃ第２図（ホ）
〕を発する回路であり、その周期は制御端子に与えられ
る信号によって長短２周期に変化する。例えば長周期は
クロック１３４発分、短周期はクロック１２２発分に設
定しである。なおこのタイミング信号ＴＳとクロックＣ
ＬＫとは同期している必要はない。
タイミング信号ＴＳはＦＩＦＯ７へ出力クロックとし。
て与えられる。ＦＩＦＯ７はその立上りにて前に入力さ
れている方のデータを消去する６消去によって空いた段
は前づめされる。
れている方のデータを消去する６消去によって空いた段
は前づめされる。
ＦＩＦＯ７は前に入力されている方のデータを常時出力
しており、これを第２ラッチ回路１２に与え得る状態と
している。タイミング信号ＴＳは第２ラッチ回路１２ヘ
ラソチパルスとして与えられており、第２ラッチ回路１
２はその立下りにてＦＩＦＯ７の出力をラッチする。タ
イミング信号ＴＳは負パルスであるから、第２ラッチ回
路１２がＦＩＦＯ７の前に入力されているデータをラッ
チした後に当該データがＦＩＦＯ７から消去されること
になる。
しており、これを第２ラッチ回路１２に与え得る状態と
している。タイミング信号ＴＳは第２ラッチ回路１２ヘ
ラソチパルスとして与えられており、第２ラッチ回路１
２はその立下りにてＦＩＦＯ７の出力をラッチする。タ
イミング信号ＴＳは負パルスであるから、第２ラッチ回
路１２がＦＩＦＯ７の前に入力されているデータをラッ
チした後に当該データがＦＩＦＯ７から消去されること
になる。
一方、タイミング信号ＴＳは第１ラッチ回路の動作と、
アップダウンカウンタの動作の干渉をさける為、遅延回
路６にてそのパルス幅より少し長い時間遅延せしめられ
、その出力の遅延パルスＤＰ〔第２図（へ）〕はアップ
ダウンカウンタ４ヘカウントダウンパルスとして与えら
れる。
アップダウンカウンタの動作の干渉をさける為、遅延回
路６にてそのパルス幅より少し長い時間遅延せしめられ
、その出力の遅延パルスＤＰ〔第２図（へ）〕はアップ
ダウンカウンタ４ヘカウントダウンパルスとして与えら
れる。
アンプダウンカウンタ４はＦＩＦＯ７の入カクロックを
アンプカウントパルスとし、同じく出力クロックより少
し遅れた遅延パルスＤＰをダウンカウントパルスとして
いるからその計数値はＦＩＦＯ７内にｓＱされているデ
ータの数０．１又は２となる。
アンプカウントパルスとし、同じく出力クロックより少
し遅れた遅延パルスＤＰをダウンカウントパルスとして
いるからその計数値はＦＩＦＯ７内にｓＱされているデ
ータの数０．１又は２となる。
アップダウンカウンタ４の計数値は常時出力されて第１
ラッチ回路１１に与え得る状態としている。
ラッチ回路１１に与え得る状態としている。
タイミング信号ＴＳは第１ラッチ回路１１へもラッチパ
ルスとして与えられており、その立下りタイミングにて
アップダウンカウンタ４の出力をラッチする。
ルスとして与えられており、その立下りタイミングにて
アップダウンカウンタ４の出力をラッチする。
第１ラッチ回１ＩＰｉ１１のラッチデータはタイミング
信号発生回路５の制御端子に与えられており、これが０
．１である場合は出力タイミング信号の周期を長周期、
２である場合は短周期とすべくなしである。
信号発生回路５の制御端子に与えられており、これが０
．１である場合は出力タイミング信号の周期を長周期、
２である場合は短周期とすべくなしである。
以上の如き構成の本発明回路の動作につき説明する。第
２図（イ）に示すように１．０．’ １．Ｌ １ 。
２図（イ）に示すように１．０．’ １．Ｌ １ 。
０・・・の２値信号ＢＳが入力されたものとする。エツ
ジ検出回路１は第２図（ロ）に示すように０−１゜１−
０に変化する時点でパルス信号ＥＰを発する。
ジ検出回路１は第２図（ロ）に示すように０−１゜１−
０に変化する時点でパルス信号ＥＰを発する。
これによって置数器３に設定された数６４がカウンタ２
にプリセットされるので、それから６４発のクロックＣ
ＬＫを計数する都度カウンタ２はキャリー信号ＣＩ？Ｙ
を発する。キャリー信号ＣＲＹを発するとカウンタ２は
計数を再会し、プリセットが行われない場合にも１２８
発のクロックＣ１，Ｋを計数する都度キャリー信号ＣＲ
Ｙを発する。従って２値信号が安定した周期で入力され
ている場合はキャリー信号ＣＲＶは各ビットの略中間の
タイミングで発せられることになる。２値信号ＢＳはこ
のようなキャリー信号ＣＲＹを入力クロックとしてＦＩ
ＦＯ７に読込まれるので上記数値例では２値信号の周期
が２倍以上長くなったり％よりも短くならない限り、全
ビットが確実にＦＩＦＯ５に読込まれることになる。そ
してタイミング信号発生回路５が出力するタイミング信
号ＴＳにて２ビツトのうち、先に読込まれた方のデータ
が第２ラッチ回路】２へ読出され、これにラッチされる
ことになる。つまり第２ラッチ回路１２のラッチデータ
の変化はタイミング信号ＴＳと完全に同期する。
にプリセットされるので、それから６４発のクロックＣ
ＬＫを計数する都度カウンタ２はキャリー信号ＣＩ？Ｙ
を発する。キャリー信号ＣＲＹを発するとカウンタ２は
計数を再会し、プリセットが行われない場合にも１２８
発のクロックＣ１，Ｋを計数する都度キャリー信号ＣＲ
Ｙを発する。従って２値信号が安定した周期で入力され
ている場合はキャリー信号ＣＲＶは各ビットの略中間の
タイミングで発せられることになる。２値信号ＢＳはこ
のようなキャリー信号ＣＲＹを入力クロックとしてＦＩ
ＦＯ７に読込まれるので上記数値例では２値信号の周期
が２倍以上長くなったり％よりも短くならない限り、全
ビットが確実にＦＩＦＯ５に読込まれることになる。そ
してタイミング信号発生回路５が出力するタイミング信
号ＴＳにて２ビツトのうち、先に読込まれた方のデータ
が第２ラッチ回路】２へ読出され、これにラッチされる
ことになる。つまり第２ラッチ回路１２のラッチデータ
の変化はタイミング信号ＴＳと完全に同期する。
ＦＩＦＯ７の第２ラッチ回路１２にラッチされたデータ
はタイミング信号ＴＳの立上りにて直ちにＦ［ＦＯ７か
ら消去され、後のデータが前づめされる。
はタイミング信号ＴＳの立上りにて直ちにＦ［ＦＯ７か
ら消去され、後のデータが前づめされる。
アップダウンカウンタ４にはキャリー信号ＣＲＹ及びタ
イミング信号ＴＳを少し遅らせた遅延パルスＤＰを夫々
アンプカウント、ダウンカウントのパルスとしているか
らその計数内容はＦＩＦＯ７の蓄積データ数と一致する
。
イミング信号ＴＳを少し遅らせた遅延パルスＤＰを夫々
アンプカウント、ダウンカウントのパルスとしているか
らその計数内容はＦＩＦＯ７の蓄積データ数と一致する
。
いま第３図の左側に示すようにキャリー信号ＣＩ？Ｙが
遅延パルスＤＰに先行する場合はアップダウンカウンタ
４の内容は・・・１．２．ｌ、２・・・のように変化す
る。第２ラッチ回路１１は遅延パルスＤＰに先行するタ
イミング信号ＴＳにて“Ｉ”をラッチする。
遅延パルスＤＰに先行する場合はアップダウンカウンタ
４の内容は・・・１．２．ｌ、２・・・のように変化す
る。第２ラッチ回路１１は遅延パルスＤＰに先行するタ
イミング信号ＴＳにて“Ｉ”をラッチする。
そうするとタイミング信号発生回路５は長周期のタイミ
ング信号ＴＳを出力するので第３図の右側に示すように
キャリー信号ＣＲＹと遅延パルスＤＰとの前後関係が次
のサイクル（又は何升イクルか後で）反転する。そうす
ると遅延パルスＤＰに先行するタイミング信号ＴＳにて
第２ラッチ回路１１は“２″をラッチし、その次のサイ
クルではタイミング信号発生回路５から短周期のタイミ
ング信号ＴＳを出力することになる。
ング信号ＴＳを出力するので第３図の右側に示すように
キャリー信号ＣＲＹと遅延パルスＤＰとの前後関係が次
のサイクル（又は何升イクルか後で）反転する。そうす
ると遅延パルスＤＰに先行するタイミング信号ＴＳにて
第２ラッチ回路１１は“２″をラッチし、その次のサイ
クルではタイミング信号発生回路５から短周期のタイミ
ング信号ＴＳを出力することになる。
なお、第３図に（）を付して示すようにアンプダウンカ
ウンタ４がＯ，ｌ、０．１と変化することも生じ得るが
、この場合は第１ラッチ回路】Ｉは０又は１をラッチす
るので、タイミング信号ＴＳは長周期となり、やがてア
ップダウンカウンタ４が１．２，１．２・・・と変化す
る状態になる。
ウンタ４がＯ，ｌ、０．１と変化することも生じ得るが
、この場合は第１ラッチ回路】Ｉは０又は１をラッチす
るので、タイミング信号ＴＳは長周期となり、やがてア
ップダウンカウンタ４が１．２，１．２・・・と変化す
る状態になる。
この結果第１ラッチ回路１１は凡ね“ｌ”をラッチする
状態を継続し、長周期のタイミング信号を発し続けるこ
とにより、又は外部の２値信号ＢＳの周期の変動により
、一時的に“２”又は“Ｏ”をとることになる。
状態を継続し、長周期のタイミング信号を発し続けるこ
とにより、又は外部の２値信号ＢＳの周期の変動により
、一時的に“２”又は“Ｏ”をとることになる。
なおアップダウンカウンタ４が０．１．０．１と変化す
る場合においてこれが０となる期間、例えば第３図に■
を付して示す期間には直前のキャリー信号■にてＦＩＦ
Ｏ７に２値信号が読込まれており、これがＦＩＦＯＴ内
で前づめされるから■のタイミング信号ＴＳの立下り部
でこの前づめされたビットを読むから同期データの途切
れは生じない。これは第３図の右側に■を付して示す期
間においても同様であり、直後の■のキャリー信号ＣＲ
ＹによってＦＩＦＯ７に読込まれた２値信号を■の立下
りのタイミング信号で読出すからである。
る場合においてこれが０となる期間、例えば第３図に■
を付して示す期間には直前のキャリー信号■にてＦＩＦ
Ｏ７に２値信号が読込まれており、これがＦＩＦＯＴ内
で前づめされるから■のタイミング信号ＴＳの立下り部
でこの前づめされたビットを読むから同期データの途切
れは生じない。これは第３図の右側に■を付して示す期
間においても同様であり、直後の■のキャリー信号ＣＲ
ＹによってＦＩＦＯ７に読込まれた２値信号を■の立下
りのタイミング信号で読出すからである。
いずれにしてもタイミング信号ＴＳはキャリー信号Ｃ１
？Ｙと相前後するようにその周期が伸縮され、またカウ
ンタ２は２値信号ＢＳが変化する都度（つまりエノジカ
ｑ命出される都度）キャリー信号ＣＲＹを発するタイミ
ングの基準となる時点（置数器３の設定値）をセットし
直され、２値信号ＢＳとキャリー信号ＣＩＩＹ との位
相関係が安定しているから、タイミング信号ＴＳと２値
信号ＢＳとの位相関係も安定している。従ってこれらキ
ャリー信号ＣＲＹ 、タイミング信号ＴＳを夫々人、出
力りロソクとするＦＩＦＯ７、タイミング信号ＴＳをラ
ッチパルスとする第２ラッチ回路１２には２値信号Ｒ３
の読込ビットの欠落、又は２回読みは全く生じない。従
ってタイミング信号ＴＳによってラッチ回路１２のラッ
チデータをこれに同期するデータとして変曲し、或いは
読取ることとなし得るのである。
？Ｙと相前後するようにその周期が伸縮され、またカウ
ンタ２は２値信号ＢＳが変化する都度（つまりエノジカ
ｑ命出される都度）キャリー信号ＣＲＹを発するタイミ
ングの基準となる時点（置数器３の設定値）をセットし
直され、２値信号ＢＳとキャリー信号ＣＩＩＹ との位
相関係が安定しているから、タイミング信号ＴＳと２値
信号ＢＳとの位相関係も安定している。従ってこれらキ
ャリー信号ＣＲＹ 、タイミング信号ＴＳを夫々人、出
力りロソクとするＦＩＦＯ７、タイミング信号ＴＳをラ
ッチパルスとする第２ラッチ回路１２には２値信号Ｒ３
の読込ビットの欠落、又は２回読みは全く生じない。従
ってタイミング信号ＴＳによってラッチ回路１２のラッ
チデータをこれに同期するデータとして変曲し、或いは
読取ることとなし得るのである。
なお、置数器３の設定値を上述のようにカウンタ２がキ
ャリー信号を出す計数値の％とする場合はキャリー信号
ＣＲＹ及びこれと相前後するタイミング信号ＴＳは２値
信号ＢＳのビット中央にあるから、２値信号の周期の変
動に対する裕度が最も高く、周期が２倍以上又は２以下
にならない限り不都合は生じない。
ャリー信号を出す計数値の％とする場合はキャリー信号
ＣＲＹ及びこれと相前後するタイミング信号ＴＳは２値
信号ＢＳのビット中央にあるから、２値信号の周期の変
動に対する裕度が最も高く、周期が２倍以上又は２以下
にならない限り不都合は生じない。
なお上述の実施例ではＦＩＦＯ７を２段構成のものとし
たが２Ｎ段構成のものとすれば更に裕度が高くなる。即
ち前述の実施例において第１ラッチ回路】１の内容が２
（又は０）となってタイミング信号ＴＳの周期を短く
又は長）周期とするにも拘わらず第１ラッチ回路１１の
内容が２ （又は０）を継続する状態が惹起されると、
ＦＩＦＯ７が満杯で次項のビットのＦＩＦＯ７への読込
が不可能となる（又はＦＩＦＯ７から読出すべきデータ
が無くなる）という不都合があるが、４段（Ｎ＝２）の
構成とすれば、その余裕が、第１ラッチ回路１１の内容
が、Ｎ＝］の場合の、標準の１に対する±１に対し、標
準の２に対する±２となり、２値信号ＢＳの周期の長期
に亘る変動に対する裕度が増す。
たが２Ｎ段構成のものとすれば更に裕度が高くなる。即
ち前述の実施例において第１ラッチ回路】１の内容が２
（又は０）となってタイミング信号ＴＳの周期を短く
又は長）周期とするにも拘わらず第１ラッチ回路１１の
内容が２ （又は０）を継続する状態が惹起されると、
ＦＩＦＯ７が満杯で次項のビットのＦＩＦＯ７への読込
が不可能となる（又はＦＩＦＯ７から読出すべきデータ
が無くなる）という不都合があるが、４段（Ｎ＝２）の
構成とすれば、その余裕が、第１ラッチ回路１１の内容
が、Ｎ＝］の場合の、標準の１に対する±１に対し、標
準の２に対する±２となり、２値信号ＢＳの周期の長期
に亘る変動に対する裕度が増す。
以上のような本発明の同期回路による場合は外部からの
２値信号に同期するクロックを外部から取り込むことを
要せず、また内部でパリティチェックを行う必要もなく
、１ビツトを２回読んだり欠落させたりすることがなく
、正確な読取、変調が可能となる。
２値信号に同期するクロックを外部から取り込むことを
要せず、また内部でパリティチェックを行う必要もなく
、１ビツトを２回読んだり欠落させたりすることがなく
、正確な読取、変調が可能となる。
また複雑な回路を必要とせず、更にエラーの発生を前提
としていないので処理効率に優れている等、本発明は優
れた効果を奏する。
としていないので処理効率に優れている等、本発明は優
れた効果を奏する。
第１図は本発明回路のフロック図、第２図、第３図はそ
の動作説明のためのタイムチャート、第４．５．６図は
従来の問題点の説明図である。 １・・・エツジ検出回路 ２・・・カウンタ ４・・・
アフブダウンカウンタ ５・・・タイミング発生回路
６・・・遅延回路 ７・・・ＦＩＦＯＩＩ、 １２・・
・ラッチ回路時 許 出願人 株式会社椿本チェイン（
外１名）代理人 弁理士 河 野 登 夫（ロ）
ＥＰ −−−−ｍ−１−−■−−Ｗ−−−−−
−−亜一一一一算 ２ 図 第 ４ 図 ■ 第 ５ 図 ： ： 第６図
の動作説明のためのタイムチャート、第４．５．６図は
従来の問題点の説明図である。 １・・・エツジ検出回路 ２・・・カウンタ ４・・・
アフブダウンカウンタ ５・・・タイミング発生回路
６・・・遅延回路 ７・・・ＦＩＦＯＩＩ、 １２・・
・ラッチ回路時 許 出願人 株式会社椿本チェイン（
外１名）代理人 弁理士 河 野 登 夫（ロ）
ＥＰ −−−−ｍ−１−−■−−Ｗ−−−−−
−−亜一一一一算 ２ 図 第 ４ 図 ■ 第 ５ 図 ： ： 第６図
Claims (1)
- 【特許請求の範囲】 １、一定のボーレートにて外部から入力されるビットシ
リアルな２値信号を内部のタイミング信号に同期するデ
ータに変更する回路において、 前記２値信号のエッジを検出するエッジ検出回路と、該
エッジ検出回路がエッジを検出した時点で所定値を読込
み、また内部クロック信号を計数して前記ボーレート相
当の周期でキャリー信号を発するカウンタと、 前記カウンタのキャリー信号を加算し、前記タイミング
信号を減算するアップダウンカウンタと、 前記タイミング信号に同期してアップダウンカウンタの
計数値をラッチする第１ラッチ回路と、 前記カウンタのキャリー信号を入力クロックとし、前記
タイミング信号を出力クロックとするＦＩＦＯバッファ
レジスタと、 前記タイミング信号に同期してＦＩＦＯバッファレジス
タの出力をラッチする第２ラッチ回路と、 第１ラッチ回路のラッチ内容に従ってそれが出力する前
記タイミング信号の周期を長短２周期に変じるタイミン
グ信号発生回路と を具備し、 第２ラッチ回路のラッチデータを前記タイミング信号に
同期するデータとなしてあることを特徴とする同期回路
。 ２、前記ＦＩＦＯバッファレジスタは２Ｎ段のものであ
る特許請求の範囲第１項記載の同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222327A JPS6281840A (ja) | 1985-10-04 | 1985-10-04 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222327A JPS6281840A (ja) | 1985-10-04 | 1985-10-04 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281840A true JPS6281840A (ja) | 1987-04-15 |
| JPH0322113B2 JPH0322113B2 (ja) | 1991-03-26 |
Family
ID=16780612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222327A Granted JPS6281840A (ja) | 1985-10-04 | 1985-10-04 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6240151B1 (en) | 1997-04-08 | 2001-05-29 | Samsung Electronics Co., Ltd. | Method for transmitting and receiving asynchronous serial data in digital signal processor |
-
1985
- 1985-10-04 JP JP60222327A patent/JPS6281840A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6240151B1 (en) | 1997-04-08 | 2001-05-29 | Samsung Electronics Co., Ltd. | Method for transmitting and receiving asynchronous serial data in digital signal processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322113B2 (ja) | 1991-03-26 |
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