JPS6248402B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、磁気記憶装置に関する。特に磁性媒
体に書かれた情報の読取時のサンプリングクロツ
ク信号を発生させる位相同期回路に関する。

従来の磁気記憶装置の位相同期回路において
は、入力信号が到来するまでは電圧制御発振器に
適当なバイアス電圧を与え、この電圧制御発振器
の入力に別に設けた入力信号の変動のない場合の
基準周波数のクロツク信号を与え、位相同期回路
の出力である位相同期信号（VFO）の発振周波
数を基準周波数に合わせている。これにより、入
力信号が到来した場合に速やかに入力信号の周波
数に追従させるよう構成されている。

しかし、この従来装置では入力信号が到来した
時点では入力信号と位相同期信号の位相関係は無
関係であり、入力信号の周波数が基準周波数より
も高い（または低い）にもかかわらず位相同期信
号との位相関係で基準周波数よりも低い（または
高い）と位相検出器で判断され位相同期信号は一
度低い（または高い）周波数になる。しかも位相
同期回路は入力信号が到来した時速い時間で入力
信号に追従するように高い利得で動作するため、
短時間で入力信号と非同期となつてしまうか、ま
たは追従するのに余分な時間がかかる欠点を有す
る。

本発明はこの点を改良するもので、位相同期信
号を速やかに誤りなく入力信号に追従させること
ができる高速同期回路を提供することを目的とす
る。

本発明は、入力信号到来時に基準周期にほぼ等
しい時間を計時するタイマを動作させ、そのタイ
マがカウントアツプする前に後続の入力信号が到
来した場合には、入力信号は基準周波数よりも高
いとし、その後続の入力信号よりタイマが計時を
完了するまでの間のパルス信号を位相検出器の出
力である進み位相信号に論理和し、前記タイマが
計時を完了してから後続の入力信号が来た場合に
は、入力信号は基準周波数よりも低いとしてタイ
マの計時完了後から後続の入力信号までのパルス
信号を位相検出器の出力である遅れ位相信号に論
理和するように、入力信号の到来時より一定数の
入力信号を制御することを特徴とする。

本発明は、磁性媒体に書き込まれた情報を読取
る磁気記憶装置の入力信号に同期して入力信号を
サンプリングする同期信号を発生させる位相同期
回路において、入力信号到来時より一定の時間後
にトリガ信号を発生させる少なくとも１個のタイ
マ回路と、ｎ番目の入力信号よりトリガ信号まで
の基準パルス信号を発生する基準パルス発生回路
とｎ＋１番目の入力信号が到来した時点の前記基
準パルス発生回路の出力に応じて動作するトリガ
信号よりｎ＋１番目の入力信号までのパルス信号
である遅れ信号を発生させる遅れ信号発生回路と
ｎ＋１番目の入力信号からトリガ信号までのパル
ス信号である進み信号を発生させる進み信号発生
回路と、これらの遅れ信号と進み信号を位相検出
器の出力である遅れ位相信号と進み位相信号との
論理和をとるゲート回路と入力信号が到来してか
らさらに一定数の入力信号が到来してから、上記
の動作を止めるためのリセツト信号を送出するリ
セツト回路とを備えたことを特徴とする。

本発明の一実施例を図面に基づいて説明する。
第１図は、本発明一実施例の要部ブロツク構成図
である。入力信号ａはＤ形フリツプフロツプで構
成される基準パルス発生回路１のCP端子（クロ
ツク端子）、同じくＤ形フリツプフロツプで構成
された進み信号発生回路２のCP端子、遅れ信号
発生回路３のCP端子、選択回路５の一方の入力
端子、およびリセツト回路６のCP端子にそれぞ
れ導かれている。また、基準パルス発生回路１の
Ｄ入力端子は、論理「１」にクランプされてお
り、そのＱ出力である正基準パルスｂはカウンタ
で構成されるタイマ回路７のMR端子（リセツト
端子）、進み信号発生回路２のＤ入力端子にそれ
ぞれ導かれている。

基準パルス発生回路１の出力信号である負基
準パルスｃは、遅れ信号発生回路３のＤ入力端子
とMS端子にそれぞれ導かれている。またタイマ
回路７のCP端子には外部に備えられたクロツク
信号ｄが導かれている。このタイマ回路７のCT
端子（CT端子はカウンタの内容がall「１」にな
つた時、信号が出力される端子）から出力される
トリガ信号ｅは進み信号発生回路２のMR端子、
遅れ信号発生回路３のMR端子、アンドゲート８
を通して基準パルス発生回路１のMR端子にそれ
ぞれ接続されている。選択回路５の他の入力に
は、入力信号の基準周波数と同じ周波数の擬似ク
ロツクｆが入力されている。また、選択信号ｇは
入力信号ａの立上りでセツトされたブロツク信号
であり選択回路５およびリセツト回路６のMR端
子にそれぞれ導かれている。

このリセツト回路６の出力であるリセツト信号
ｈはアンドゲート８を通して基準パルス発生回路
１のMR端子に導かれている。選択回路５の出力
であるデータ信号ｉは位相検出器９のデータ端子
に導かれている。この位相検出器９の進み位相信
号ｊはアンドゲート１１の一方の入力端子に導か
れている。このアンドゲート１１の他の入力端子
には前記進み信号発生回路２の進み信号ｋが導か
れている。

また、この位相検出器９の遅れ位相信号ｌはア
ンドゲート１２の一方の入力端子に導かれてい
る。このアンドゲート１２の他の入力端子には前
記遅れ信号発生回路３の遅れ信号ｍが導かれてい
る。このアンドゲート１１および１２の出力ｎ，
ｏはチヤージポンプ回路１３に導かれている。こ
のチヤージポンプ回路１３の出力はローパスフイ
ルタ１４に導かれている。このローパスフイルタ
１４の出力は電圧制御発振器１５に導かれてい
る。この電圧制御発振器１５の位相同期信号ｐは
前記位相検出器９に導かれている。

この位相検出器９、チヤージポンプ回路１３、
ローパスフイルタ１４、電圧制御発振器１５によ
り位相同期回路１６が構成される。

このような回路構成で、常時の入力信号ａがな
い場合には、選択信号ｇは「０」であり選択回路
５からは擬似クロツクｆが出力される。これによ
り、位相検出器９のデータ信号ｉとして擬似クロ
ツクｆが与えられ、位相同期回路１６はこの擬似
クロツクｆの位相に同期している。

いま、入力信号ａが与えられると選択信号ｇは
「１」となりデータ信号ｉとして位相検出器９に
入力信号ａが与えられる。位相検出器９は、位相
比較した結果データ信号ｉの位相が速ければ進み
位相信号ｊを送出し、データ信号ｉの位相が遅け
れば遅れ位相信号ｌを送出する。

また、進み信号発生回路および遅れ信号発生回
路３で入力信号ａの周波数と基準周波数との比較
が行われる。入力信号ａの周波数が速い周波数で
あるときには、進み信号発生回路２から進み信号
ｋが出力され、遅い周波数であれば遅れ信号発生
回路３から遅れ信号ｍが出力される。

この遅れ信号ｍと遅れ位相信号ｌはアンドゲー
ト１２にそれぞれ与えられる。また、進み信号ｋ
と進み位相信号ｊはアンドゲート１１にそれぞれ
与えられる。このアンドゲート１１，１２出力は
ダウン信号ｎ、アツプ信号ｏとしてチヤージポン
プ回路１３に与えられる。これらの信号ｎあるい
はｏはチヤージポンプ回路１３で一定電圧の制御
信号とされローパスフイルタ１４を通つて電圧制
御発振器１５の発振周波数を制御する。

このことをさらに詳しく説明する。第２図およ
び第３図は第１図に×印で示した点の入力あるい
は出力信号波形を示す動作タイムチヤートであ
る。特に、第２図は入力信号ａの周期が基準周波
数信号の周期より長い場合の動作タイムチヤート
を示し、第３図は短い場合の動作タイムチヤート
を示す。いま第１の入力信号ａにより基準パル
ス発生回路１はセツトされタイマ回路７がクロツ
クｄをカウントしはじめる。次の第２の入力信号
ａがタイマ回路７がカウントアツプして出力す
るトリガ信号ｅよりも後から来た場合には（第２
図）トリガ信号ｅにより遅れ信号発生回路３はリ
セツトされ遅れ信号ｍは「０」となる。また、第
２の入力信号ａが到来した時には基準パルスｂ
はリセツトされており、入力信号ａの立上りで
遅れ信号発生回路３はセツトされ遅れ信号ｍは
「１」となる。さらに同じことがくりかえされ
る。

一方、第２の入力信号ａがトリガ信号ｅより
も先に来た場合には（第３図）、基準パルス発生
回路１はセツトされた状態であるから進み信号ｋ
は「０」となる。この状態でタイマ回路７がカウ
ントアツプしトリガ信号ｅによつて進み信号発生
回路２はリセツトされ進み信号ｋは「１」とな
る。この場合入力信号ａの１つおきにタイマ回路
７が働くのでタイマ回路を２つ設けてこれを防ぐ
ことはできる。一定数の入力信号をカウントした
後リセツト回路６によりリセツト信号ｈが出力さ
れタイマ回路７はリセツトされ以後進み信号ｋも
遅れ信号ｍも「１」のままとなる。

以上説明したように、本発明によれば入力信号
の到来時に入力信号周波数に応じた進みあるいは
遅れ信号を発生させ、これを通常の位相検出出力
に論理積をとることとした。したがつて位相同期
回路の出力である位相同期信号の発振周波数を急
速に入力信号に追従させることができる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の要部ブロツク構成
図。第２図および第３図は第１図に×印で示した
点の入力あるいは出力信号波形を示す動作タイム
チヤート。 １……基準パルス発生回路、２……進み信号発
生回路、３……遅れ信号発生回路、５……選択回
路、６……リセツト回路、７……タイマ回路、
８，１１，１２……アンドゲート、９……位相検
出器、１３……チヤージポンプ回路、１４……ロ
ーパスフイルタ、１５……電圧制御発振器、１６
……位相同期回路。

Claims (1)

【特許請求の範囲】
1. １ 入力信号が印加されているときには、この入
   力信号に同期してこの入力信号をサンプリングす
   るクロツク信号を発生し、入力信号が印加されて
   いないときには、基準周波数信号を入力信号の代
   りに与え前記クロツク信号をこの基準周波数信号
   に同期させるように構成され、位相検出器と電圧
   制御発振器とをループ内に含む位相同期回路にお
   いて、入力信号の入力時から一定時間後にトリガ
   信号を発生させるタイマ回路を少なくとも１個備
   え、このタイマ回路を起動する入力信号の次の入
   力信号が前記トリガ信号の送出時より前に入力し
   たときには進み信号を発生する進み信号発生回路
   と、前記タイマ回路を起動する入力信号の次の入
   力信号が前記トリガ信号の送出時より後に入力し
   たときには遅れ信号を発生する遅れ信号発生回路
   と、前記進み信号が送出されたときには前記位相
   検出器から出力される進み位相信号を通過させ前
   記遅れ信号が送出されたときには前記位相検出器
   から出力される遅れ位相信号を通過させるゲート
   回路とを備え、このゲート回路からの出力信号を
   前記電圧制御発振器の制御信号として与えるよう
   に構成されたことを特徴とする位相同期回路。