JPH06113228A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPH06113228A JPH06113228A JP4258370A JP25837092A JPH06113228A JP H06113228 A JPH06113228 A JP H06113228A JP 4258370 A JP4258370 A JP 4258370A JP 25837092 A JP25837092 A JP 25837092A JP H06113228 A JPH06113228 A JP H06113228A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- circuit
- reset
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Television Receiver Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＴＶ受像機のＡＦＴ回路に用いら
れるカウンタ回路に関し、特に高周波の入力信号も正確
にカウントできるカウンタ回路に関する。 【構成】 本発明は、リセット信号発生回路（１３）
と、第１カウンタ（１５）と、ゲート回路（１６）と、
第２カウンタ（１７）とを備え、入力信号をゲート回路
（１６）を介して第２カウンタ（１７）に印加してい
る。
れるカウンタ回路に関し、特に高周波の入力信号も正確
にカウントできるカウンタ回路に関する。 【構成】 本発明は、リセット信号発生回路（１３）
と、第１カウンタ（１５）と、ゲート回路（１６）と、
第２カウンタ（１７）とを備え、入力信号をゲート回路
（１６）を介して第２カウンタ（１７）に印加してい
る。
Description
【０００１】
【産業上の利用分野】本発明は、高周波の入力信号の計
数を行なうカウンタ回路に関するもので、例えばＴＶ受
像機のＡＦＴ（自動周波数同調）回路に用いて好適なカ
ウンタ回路に関する。
数を行なうカウンタ回路に関するもので、例えばＴＶ受
像機のＡＦＴ（自動周波数同調）回路に用いて好適なカ
ウンタ回路に関する。
【０００２】
【従来の技術】ＴＶ受像機の局部発振回路の発振周波数
を制御することにより中間周波数を一定にするＡＦＴ回
路では、映像ＩＦ増幅回路からの５８．７５ＭＨｚのＩ
Ｆ信号周波数を検波する必要がある。その検波をカウン
タ回路を用いて行なう方法が知られている。図３は、そ
のようなＡＦＴ回路を用いたＴＶ受像機を示すもので、
アンテナ（１）に受信されたＴＶ信号は、ＲＦ増幅回路
（２）で増幅され、混合回路（３）でＩＦ信号に変換さ
れる。変換されたＩＦ信号は、ＩＦ増幅回路（４）で増
幅され映像検波回路（５）で検波される。検波された映
像信号は、映像増幅器（６）で増幅される一方、クロマ
信号のみが抽出されクロマ処理回路（７）に印加され
る。リセットパルス発生回路（８）は、クロマ信号に応
じてリセット解除信号を発生する。ＩＦカウンタ（９）
及びラッチ回路（１０）は、前記リセット解除信号が印
加されている期間のみ動作を行なう。ＩＦカウンタ
（９）は、リセット解除中、ＩＦ増幅回路（４）からの
ＩＦ信号周波数（５８．７５ＭＨｚ）をカウントし、そ
のカウント結果をラッチ回路（１０）に印加する。遅延
回路（１１）の働きにより、ラッチ回路（１０）は、Ｉ
Ｆカウンタ（９）の最終値をラッチする。ラッチされた
データは、局部発振器（１２）に印加され、基準のデー
タと比較され、その比較結果に応じて局部発振器（１
２）の発振周波数が調整される。
を制御することにより中間周波数を一定にするＡＦＴ回
路では、映像ＩＦ増幅回路からの５８．７５ＭＨｚのＩ
Ｆ信号周波数を検波する必要がある。その検波をカウン
タ回路を用いて行なう方法が知られている。図３は、そ
のようなＡＦＴ回路を用いたＴＶ受像機を示すもので、
アンテナ（１）に受信されたＴＶ信号は、ＲＦ増幅回路
（２）で増幅され、混合回路（３）でＩＦ信号に変換さ
れる。変換されたＩＦ信号は、ＩＦ増幅回路（４）で増
幅され映像検波回路（５）で検波される。検波された映
像信号は、映像増幅器（６）で増幅される一方、クロマ
信号のみが抽出されクロマ処理回路（７）に印加され
る。リセットパルス発生回路（８）は、クロマ信号に応
じてリセット解除信号を発生する。ＩＦカウンタ（９）
及びラッチ回路（１０）は、前記リセット解除信号が印
加されている期間のみ動作を行なう。ＩＦカウンタ
（９）は、リセット解除中、ＩＦ増幅回路（４）からの
ＩＦ信号周波数（５８．７５ＭＨｚ）をカウントし、そ
のカウント結果をラッチ回路（１０）に印加する。遅延
回路（１１）の働きにより、ラッチ回路（１０）は、Ｉ
Ｆカウンタ（９）の最終値をラッチする。ラッチされた
データは、局部発振器（１２）に印加され、基準のデー
タと比較され、その比較結果に応じて局部発振器（１
２）の発振周波数が調整される。
【０００３】従って、図３の回路に依れば、一定周波数
のＩＦ信号が得られる。
のＩＦ信号が得られる。
【０００４】
【発明が解決しようとする課題】図３のＩＦカウンタ
（９）は、Ｔ型フリップフロップで構成されるが、その
保持しているデータが０又は１で連続して存在する場
合、桁上りに時間がかかるため、この期間中に次のクロ
ックが入力されてしまい、異常なデータが発生する場合
があり、そのデータがある確率でラッチされることがあ
る。これは、ＩＦ信号周波数が非常に高い為に発生する
ので、ＩＦカウンタとしてＥＣＬなどの高速タイプのも
のを利用することが考えられるが、素子数が多くなると
ともに電流値が大きくなり、好ましくなかった。
（９）は、Ｔ型フリップフロップで構成されるが、その
保持しているデータが０又は１で連続して存在する場
合、桁上りに時間がかかるため、この期間中に次のクロ
ックが入力されてしまい、異常なデータが発生する場合
があり、そのデータがある確率でラッチされることがあ
る。これは、ＩＦ信号周波数が非常に高い為に発生する
ので、ＩＦカウンタとしてＥＣＬなどの高速タイプのも
のを利用することが考えられるが、素子数が多くなると
ともに電流値が大きくなり、好ましくなかった。
【０００５】又、図３の方法では、原理的に遅延回路を
必要とするが、遅延回路のわずかな遅延時間を一定値に
するのは難しくバラツキがあった。すると、ＩＦカウン
タ（９）のリセット解除時間がそれに応じて変動し、カ
ウント値が変動する恐れがあった。
必要とするが、遅延回路のわずかな遅延時間を一定値に
するのは難しくバラツキがあった。すると、ＩＦカウン
タ（９）のリセット解除時間がそれに応じて変動し、カ
ウント値が変動する恐れがあった。
【０００６】
【課題を解決するための手段】本発明は上述の点に鑑み
成されたもので、スタート信号に応じてリセット解除信
号を発生させ、ストップ信号に応じて前記リセット解除
信号を終了させるリセット信号発生回路と、該リセット
信号発生回路からのリセット解除信号に応じて、クロッ
ク信号を計数しウィンドウ信号を発生する第１カウンタ
と、該第１カウンタからのウィンドウ信号に応じて、入
力信号を通過させるゲート回路と、前記リセット信号発
生回路からのリセット解除信号に応じて動作可能状態と
なり、前記ゲート回路からの前記入力信号を計数する第
２カウンタと、を備え、前記入力信号の計数値を前記第
２カウンタから得るようにしたことを特徴とする。
成されたもので、スタート信号に応じてリセット解除信
号を発生させ、ストップ信号に応じて前記リセット解除
信号を終了させるリセット信号発生回路と、該リセット
信号発生回路からのリセット解除信号に応じて、クロッ
ク信号を計数しウィンドウ信号を発生する第１カウンタ
と、該第１カウンタからのウィンドウ信号に応じて、入
力信号を通過させるゲート回路と、前記リセット信号発
生回路からのリセット解除信号に応じて動作可能状態と
なり、前記ゲート回路からの前記入力信号を計数する第
２カウンタと、を備え、前記入力信号の計数値を前記第
２カウンタから得るようにしたことを特徴とする。
【０００７】
【作用】本発明に依れば、ゲート回路により、入力信号
をゲートすることにより、第２カウンタで入力信号の計
数を行ない、第２カウンタが計数完了し、安定状態とな
ってからデータの読み出しを行なっている。その為、出
力データのラッチを行なう必要がなく確実に正しいデー
タを読み出すことができる。
をゲートすることにより、第２カウンタで入力信号の計
数を行ない、第２カウンタが計数完了し、安定状態とな
ってからデータの読み出しを行なっている。その為、出
力データのラッチを行なう必要がなく確実に正しいデー
タを読み出すことができる。
【０００８】
【実施例】図１は、本発明の一実施例を示す回路図で、
（１３）はマイクロコンピュータ（１４）からのスター
ト信号に応じてリセット解除信号を発生させ、ストップ
信号に応じて前記リセット解除信号を終了させるリセッ
ト信号発生回路、（１５）は、リセット信号発生回路
（１３）からのリセット解除信号に応じて、クロマ信号
を計数しウィンドウ信号を発生する第１カウンタ、（１
６）は前記第１カウンタ（１５）からのウィンドウ信号
に応じて、入力信号を通過させるアンドゲート、（１
７）は、前記リセット信号発生回路（１３）からのリセ
ット解除信号に応じて動作可能状態となり、前記アンド
ゲート（１６）からの前記入力信号を計数する第２カウ
ンタ、（１８）及び（１９）は、入力信号の立下がりに
応じて「Ｈ」レベルのエッジパルスを発生するエッジ検
出回路、及び（２０）は第１カウンタ（１５）から２発
目以降の信号が第２カウンタ（１７）に印加されるのを
禁止するＲＳ−ＦＦである。
（１３）はマイクロコンピュータ（１４）からのスター
ト信号に応じてリセット解除信号を発生させ、ストップ
信号に応じて前記リセット解除信号を終了させるリセッ
ト信号発生回路、（１５）は、リセット信号発生回路
（１３）からのリセット解除信号に応じて、クロマ信号
を計数しウィンドウ信号を発生する第１カウンタ、（１
６）は前記第１カウンタ（１５）からのウィンドウ信号
に応じて、入力信号を通過させるアンドゲート、（１
７）は、前記リセット信号発生回路（１３）からのリセ
ット解除信号に応じて動作可能状態となり、前記アンド
ゲート（１６）からの前記入力信号を計数する第２カウ
ンタ、（１８）及び（１９）は、入力信号の立下がりに
応じて「Ｈ」レベルのエッジパルスを発生するエッジ検
出回路、及び（２０）は第１カウンタ（１５）から２発
目以降の信号が第２カウンタ（１７）に印加されるのを
禁止するＲＳ−ＦＦである。
【０００９】尚、図１において図２と同一の回路素子に
ついては同一の符号を付し説明を省略する。マイクロコ
ンピュータ（１４）からの図２（ａ）の如きスタート信
号が端子（２１）からリセット信号発生回路（１３）に
印加されると、そのＱの反転出力信号は図２（ｃ）の如
くなる。図２（ｃ）のリセット解除信号が第１カウンタ
（１５）及び第２カウンタ（１７）のリセット端子に印
加されると、第１カウンタ（１５）及び第２カウンタ
（１７）は計数可能状態となる。第１カウンタ（１５）
は、それと同時に計数を開始するが、第２カウンタ（１
７）にはアンドゲート（１６）から入力信号が印加され
ないので計数の待期状態となる。又、エッジ検出回路
（１９）は、図２（ｃ）の立下がりエッジを検出し、Ｒ
Ｓ−ＦＦ（２０）をセットし、そのＱ出力を図２（ｅ）
の如く「Ｈ」レベルとする。そして、第１カウンタ（１
５）の計数が進むと、その出力として図２（ｄ）の如き
ウィンドウ信号が発生し、アンドゲート（１６）とエッ
ジ検出回路（１８）に印加される。図２（ｄ）のウィン
ドウ信号に応じてアンドゲート（１６）に印加される端
子（２３）からのＩＦ信号は、図２（ｆ）の期間中、第
２カウンタ（１７）に印加される。そして、図２の時刻
ｔ1に第１カウンタ（１５）の出力が「Ｌ」レベルにな
るとアンドゲート（１６）は入力信号を遮断する。同時
に、エッジ検出回路（１８）が、その立下がりを検出し
ＲＳ−ＦＦ（２０）を反転させるのでそのＱ出力は図２
（ｅ）の如く「Ｌ」レベルとなる。 このようにして、
第２カウンタ（１７）への入力信号の供給がストップす
ると、第２カウンタ（１７）は、計数動作を停止し、最
終値を保持する。この状態で、第２カウンタ（１７）に
おける最終的の桁上りが完全に終了した後にマイクロコ
ンピュータ（１４）からの読み出し命令により、出力デ
ータをマイクロコンピュータ（１４）に印加する。マイ
クロコンピュータ（１４）は、前記出力データを内部の
基準値と比較し、エラー信号を局部発振器（１２）に印
加する。その後、マイクロコンピュータ（１４）から図
２（ｂ）のストップ信号が端子（２２）に印加され、リ
セット信号発生回路（１３）の出力が図２（ｃ）の如く
「Ｈ」レベルに戻る。すると、第１及び第２カウンタ
（１５）及び（１７）は、リセット状態となり、次の計
数タイミングを待期する。
ついては同一の符号を付し説明を省略する。マイクロコ
ンピュータ（１４）からの図２（ａ）の如きスタート信
号が端子（２１）からリセット信号発生回路（１３）に
印加されると、そのＱの反転出力信号は図２（ｃ）の如
くなる。図２（ｃ）のリセット解除信号が第１カウンタ
（１５）及び第２カウンタ（１７）のリセット端子に印
加されると、第１カウンタ（１５）及び第２カウンタ
（１７）は計数可能状態となる。第１カウンタ（１５）
は、それと同時に計数を開始するが、第２カウンタ（１
７）にはアンドゲート（１６）から入力信号が印加され
ないので計数の待期状態となる。又、エッジ検出回路
（１９）は、図２（ｃ）の立下がりエッジを検出し、Ｒ
Ｓ−ＦＦ（２０）をセットし、そのＱ出力を図２（ｅ）
の如く「Ｈ」レベルとする。そして、第１カウンタ（１
５）の計数が進むと、その出力として図２（ｄ）の如き
ウィンドウ信号が発生し、アンドゲート（１６）とエッ
ジ検出回路（１８）に印加される。図２（ｄ）のウィン
ドウ信号に応じてアンドゲート（１６）に印加される端
子（２３）からのＩＦ信号は、図２（ｆ）の期間中、第
２カウンタ（１７）に印加される。そして、図２の時刻
ｔ1に第１カウンタ（１５）の出力が「Ｌ」レベルにな
るとアンドゲート（１６）は入力信号を遮断する。同時
に、エッジ検出回路（１８）が、その立下がりを検出し
ＲＳ−ＦＦ（２０）を反転させるのでそのＱ出力は図２
（ｅ）の如く「Ｌ」レベルとなる。 このようにして、
第２カウンタ（１７）への入力信号の供給がストップす
ると、第２カウンタ（１７）は、計数動作を停止し、最
終値を保持する。この状態で、第２カウンタ（１７）に
おける最終的の桁上りが完全に終了した後にマイクロコ
ンピュータ（１４）からの読み出し命令により、出力デ
ータをマイクロコンピュータ（１４）に印加する。マイ
クロコンピュータ（１４）は、前記出力データを内部の
基準値と比較し、エラー信号を局部発振器（１２）に印
加する。その後、マイクロコンピュータ（１４）から図
２（ｂ）のストップ信号が端子（２２）に印加され、リ
セット信号発生回路（１３）の出力が図２（ｃ）の如く
「Ｈ」レベルに戻る。すると、第１及び第２カウンタ
（１５）及び（１７）は、リセット状態となり、次の計
数タイミングを待期する。
【００１０】従って、図１の回路に依ればＩＦ信号のカ
ウントを行なうことができる。
ウントを行なうことができる。
【００１１】
【発明の効果】以上述べた如く、本発明に依ればカウン
タで計数した値をラッチ回路に取り込む必要がないの
で、遅延回路やラッチ回路を必要としない。本発明に依
れば、入力信号をカウンタに印加する期間をゲートによ
り制御しているので、常に一定の期間とすることがで
き、正確なカウント値を得られる。又、本発明に依れ
ば、カウンタの出力データが安定してからデータを読み
出すことができるので、高速のカウンタを必要としな
い。
タで計数した値をラッチ回路に取り込む必要がないの
で、遅延回路やラッチ回路を必要としない。本発明に依
れば、入力信号をカウンタに印加する期間をゲートによ
り制御しているので、常に一定の期間とすることがで
き、正確なカウント値を得られる。又、本発明に依れ
ば、カウンタの出力データが安定してからデータを読み
出すことができるので、高速のカウンタを必要としな
い。
【図１】本発明のカウンタ回路を示す回路図である。
【図２】図１の説明に供する為の波形図である。
【図３】従来のＡＦＴ回路に使用されるカウンタ回路を
示す回路図である。
示す回路図である。
（１３） リセット信号発生回路 （１５） 第１カウンタ （１６） ゲート回路 （１７） 第２カウンタ
Claims (2)
- 【請求項１】 スタート信号に応じてリセット解除信号
を発生させ、ストップ信号に応じて前記リセット解除信
号を終了させるリセット信号発生回路と、 該リセット信号発生回路からのリセット解除信号に応じ
て、クロック信号を計数しウィンドウ信号を発生する第
１カウンタと、 該第１カウンタからのウィンドウ信号に応じて、入力信
号を通過させるゲート回路と、 前記リセット信号発生回路からのリセット解除信号に応
じて動作可能状態となり、前記ゲート回路からの前記入
力信号を計数する第２カウンタと、 を備え、前記入力信号の計数値を前記第２カウンタから
得るようにしたことを特徴とするカウンタ回路。 - 【請求項２】 前記リセット信号発生回路からのリセッ
ト解除信号及び前記第１カウンタからのウィンドウ信号
に応じて反転し、その出力信号を前記ゲート回路に印加
するフリップフロップを備えることを特徴とする請求項
１記載のカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258370A JPH06113228A (ja) | 1992-09-28 | 1992-09-28 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258370A JPH06113228A (ja) | 1992-09-28 | 1992-09-28 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06113228A true JPH06113228A (ja) | 1994-04-22 |
Family
ID=17319304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258370A Pending JPH06113228A (ja) | 1992-09-28 | 1992-09-28 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06113228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839707A (en) * | 1987-08-27 | 1989-06-13 | Hughes Aircraft Company | LCMOS displays fabricated with implant treated silicon wafers |
| US6628345B1 (en) | 2000-06-23 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Automatic frequency tuning circuit |
-
1992
- 1992-09-28 JP JP4258370A patent/JPH06113228A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839707A (en) * | 1987-08-27 | 1989-06-13 | Hughes Aircraft Company | LCMOS displays fabricated with implant treated silicon wafers |
| US6628345B1 (en) | 2000-06-23 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Automatic frequency tuning circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04189023A (ja) | パルス同期化回路 | |
| GB778288A (en) | Improvements in or relating to the electronic counting of objects | |
| US3805167A (en) | Digital pulse generator with automatic duty cycle control | |
| US4202012A (en) | Sampling clock reproducing device | |
| US6049358A (en) | Counter control circuit for controlling counter having a pulse period measuring function | |
| US4231064A (en) | Vertical synchronization circuit for a cathode-ray tube | |
| JPH06113228A (ja) | カウンタ回路 | |
| US6754836B2 (en) | Microcomputer capable of switching between low current consumption mode and normal operation mode | |
| US4224574A (en) | Digital frequency quadrupler | |
| US4360825A (en) | Vertical drive generator and horizontal rate gate generator for a television receiver | |
| US5231509A (en) | Burst gate pulse generating device for use in image signal reproducing system | |
| US4291335A (en) | Vertical synchronizing signal detector | |
| JP2598902B2 (ja) | 同期信号雑音除去装置 | |
| JPS6248402B2 (ja) | ||
| US4164712A (en) | Continuous counting system | |
| JPS61227484A (ja) | ビデオ信号検出回路 | |
| JP2596183B2 (ja) | 垂直ブランキングパルス出力装置 | |
| JP2864779B2 (ja) | パルス入力回路 | |
| US3586777A (en) | Method and arrangement for generating a gating pulse | |
| JPS6166571A (ja) | サイリスタ・インバ−タのゲ−トパルス制御装置 | |
| KR0141185B1 (ko) | 수정발진기에 있어서 3배 발진 방지회로 | |
| JPH0311977Y2 (ja) | ||
| JP2544673B2 (ja) | 超音波測定装置のゲ―トパルス発生回路 | |
| GB2257587A (en) | A phase detector and a phase locked loop | |
| JPS61123372A (ja) | 画像プリンタの同期信号処理回路 |