KR0134711B1

KR0134711B1 - 피포(fifo) 레벨 카운팅을 위한 쓰기/읽기 신호 중재회로

Info

Publication number: KR0134711B1
Application number: KR1019940035751A
Authority: KR
Inventors: 찬 김
Original assignee: 양승택; 재단법인 한국전자통신연구원; 조백제; 한국전기통신공사
Priority date: 1994-12-21
Filing date: 1994-12-21
Publication date: 1998-05-15
Also published as: KR960024854A

Abstract

본 발명은 두개의 서로 다른 통신용 디지탈(digital) 시스템에서 데이타(data)를 주고 받기 위해 프로그래머블(programmable)한 플래그(flag)가 주어지지 않는 비동기 피포(FIFO:First In First Out)를 사용할때 레벨 카운팅을 위한 쓰기/읽기 신호 중재회로에 관한 것으로, 쓰기, 읽기 신호의 움직임을 놓치지 않을 정도의 충분한 주파수(Nyquist rate)로 샘플링하여 현재값과 이전값의 신호를 만드는 샘플링수단(1)과, 상기 샘플링수단(1)으로 부터 현재값과 이전값에 따른 쓰기, 읽기 신호를 입력받아 한 신호에서만 천이가 감지될때 한 클럭 주기동인 펄스를 발생하는 펄스발생 조합수단(2)과, 상기 펄스발생 조합수단(2)의 출력을 입력받는 업-다운 카운터를 구비하는 것을 특징으로 하여 통신용 보드의 가격을 낮출 수 있고, 74LS193 칩에는 두개의 4비트 카운터가 있는데 부가 로직이 필요없는 캐스캐이드(cascade)하면 256까지 카운트할 수 있으며, 또한 여러개의 칩을 사용하면 더 큰 값까지 카운트할 수 있어 최소의 로직과 값싼 부품으로 레벨 카운팅을 할 수 있는 효과가 있다.

Description

피포(FIFO) 레벨 카운팅을 위한 쓰기/읽기 신호 중재회로

제 1 도는 본 발명에 따른 쓰기/읽기 신호 중재회로의 구성 블럭도,

제 2 도는 본 발명에 의한 신호 타이밍도,

제 3 도는 본 발명에 따른 상태 다이아그램도,

제 4A 도 내지 제 4B 도는 본 발명의 실시 예시도.

* 도면의 주요부분에 대한 부호의 설명

1 : 셈플링부2 : 펄스발생 조합부

본 발명은 두개의 서로 다른 통신용 디지탈(digital) 시스템에서 데이타(data)를 주고 받기 위해 프로그래머블(programmable)한 플래그(flag)가 주어지지 않는 비동기 피포(FIFO:First In First Out)를 사용할때 레벨 카운팅을 위한 쓰기/읽기 신호 중재회로에 관한 것이다.

일반적으로 두개의 서로 다른 시스템(system)이 데이타를 주고 받을 때 사용하는 방법으로 피포를 사용하는 방식이 있다. 여기서는 한쪽에서 피포에 데이타를 쓰고 다른 한 쪽에서는 피포에서 데이타를 읽어간다. 이러한 쓰기(/W)신호와 읽기(/R)신호의 사이에는 짧은 시간에서 볼 때 아무런 타이밍(timing)관계가 없으며 두 신호는 겹칠수도 있다. 물론 쓰는 시스템과 읽어가는 시스템 사이에는 긴밀한 상호작용이 있어야 한다. 즉, 상기 쓰는 편에서는 피포에 빈 공간이 있는지 알아야 하고 읽는 편에서는 피포에 처리할 데이타가 와 있는지 알아야 한다. 이러한 목적으로 버퍼 레벨 카운터가 필요하며 이 카운터는 피포로의 쓰기신호와 읽기신호를 가지고 카운팅을 하는 것이며, 상기 쓰기신호와 읽기신호는 각각 다른 시스템에서 오는 신호이다.

이 카운터의 값을 디코드(decode)하여 원하는 정보, 예를 들어 53바이트(byte) 이상 차 있다는 정보나 53바이트 이상 비어있다는 정보를 알아낸다. 이러한 버퍼 레벨 카운터는 매우 중요한 부분으로서 1 바이트라로 에러가 나면 데이타가 없는데도 어떤 루틴(routine)이 시작되거나 실제 데이타가 와 있는데도 처리하지 않고 있거나 하는 일이 발생한다.

보통의 피포에는 플래그가 있어서 거의 비어 있음/차 있음, 반 차 있음((almost)empty/full, half-full)등의 상태를 알 수 있으며, 동기(Synch) 피포 또는 클럭드(colcked) 피포에는 프로그래머블한 플래그를 가지고 있는 것도 나오고 있다. 그러한 경우에는 버퍼 레벨 카운터가 필요하지 않다. 그러나 동기 동기 피포의 타이밍이 두 시스템의 접속규격에 적합하지 않을 때는 흔히 사용되는 비동기식 피포를 사용해야 한다. 이때는 피포의 레벨을 직접 카운트하여야 한다.

따라서 종래에는 쓰기와 읽기신호에 대해 각각의 카운터를 두고 쓰기 카운터의 값에서 읽기 카운터의 값을 빼는 방법이 있다. 이 방법은 각각의 카운터가 하나의 펄스에 의해서만 카운트되므로 따로 생각해 줄 것이 없다는 것과 카운터는 한쪽방향으로의 카운팅만 담당하고 레벨값의 계산은 애더/서브트랙터(adder/subtractor)가 담당한다는 측면에서 속도에 대한 부담이 줄어든다는 장점이 있다.

그러나 이러한 방법은 두개의 카운터와 애더를 필요로 한다는 점에서 하드웨어의 자원이 풍부한 환경에 적합한 방식이며 저가의 TTL로 부피를 차지하지 않고 구현하는데는 적합하지 않은 문제점이 있었다.

상기와 같은 종래기술의 문제점을 해결하기 위하여 본 발명은, 쉽게 구할 수 있는 74LS193 업-다운 카운터를 사용하여 비동기 피포 레벨 카운팅을 위한 쓰기/읽기 신호 중재회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 쓰기, 읽기 신호의 움직임을 놓치지 않을 정도의 충분한 주파수(Nyquist rate)로 샘플링하여 현재값과 이전값의 신호를 만드는 샘플링수단과, 상기 샘플링수단으로 부터 현재값과 이전값에 따른 쓰기, 읽기 신호를 입력받아 한 신호에서만 천이가 감지될때 한 클럭 주기동안 펄스를 발생하는 펄스발생 조합수단의 출력을 입력받는 업-다운 카운터를 구비하는 것을 특징으로 한다.

먼저, 피로의 레벨을 카운트할 수 있도록 본 발명에 이용되는 74LS193은 두개의 카운트 펄스 입력, 즉 CP-U(up count pulse), CP-D(down count pulse)를 가지고 있어서 쓰기와 읽기신호를 가지고 카운트하기에 적합하다. 그리고 카운팅은 펄스입력이 로우(low)로 갔다가 하이(high)로 올라오는 순간에 일어나므로 쓰기신호를 CP-U으로, 읽기신호를 CP-D로 사용하면 된다. 그러나 74LS193의 두개의 카운트 펄스입력은 서로 겹치면 안된다는 제한 조건이 있기 때문에 쓰기와 읽기신호를 그대로 사용할 수는 없다. 즉, 카운트회로가 한 방향으로 카운팅을 하기 위해서는 해당 펄스의 라이징 에지(rising edge)에서 다른 카운트 입력이 하이(high)를 유지하고 있어야 한다는 것이다. 즉, 셋업(setup)과 홀드 타임(hold time)이 필요하다.

따라서 본 발명은 비동기 피포의 쓰기와 읽기신호를 이용하여 74LS193을 구동하는 카운트-업 펄스와 카운트-다운 펄스를 만드기 위해 읽기와 쓰기신호의 천이를 놓치지 않을 정도로 빠른 클럭으로 신호를 샘플링하여 이전의 값과 비교한 다음 펄스를 내보낼 것인가를 판단한다. 그리고 각각에 대해서 로우(low)였다가 하이(high)로 올라간 것이 검출되면 한 클럭 주기동안 로우-펄스가 나가도록 하면 된다. 또 두 신호가 동시에 내려갔다가 올라온 경우에는 쓰기도 이루어졌으면 읽기도 이루어졌으므로 레벨을 변화시킬 필요가 없으며 따라서 아무 펄스도 나가지 않도록 하면 된다. 이렇게 항상 하나의 펄스만 나가도록 하면서 74LS193 업-다운 카운터로 피포의 레벨을 카운트 할 수 있도록 한다.

이하, 참부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제 1 도는 본 발명에 따른 쓰기/일기 신호 중재회로의 구성 블럭도로서, 샘플링부(1)가 쓰기, 읽기 신호의 움직임을 놓치지 않을 정도의 충분한 주파수(Nyquist rate)로 셈플링하여 현재값과 이전값의 신호를 만들고, 상기 셈플링부(1)로 부터 현재값 이전값에 따른 쓰기, 읽기 신호를 입력받은 펄스발생 조합부(2)는 한 신호에서만 천이가 감지될때 한 클럭 주기동안 펄스를 발생하여 74LS196 업-다운 카운터로 보내준다.

제 2 도는 제 1 도의 신호 타이밍도로서, /R은 읽기 신호, /W는 쓰기 신호, CP-D는 다운 카운트 펄스, CP-U는 업 카운트 펄스를 각각 나타낸다.

본 발명이 동기화된 읽기, 쓰기신호의 변화를 감지하는 것은 클럭의 에지(edge)에서 이므로 로우(low)에서 (high)의 천이가 감지 된 클럭 에지(edge)에서 해당 펄스가 로우(low)로 내려가는 것을 알 수 있다.

따라서 도면에 도시된 바와 같이 읽기(/R)와 쓰기신호(/W)가 동시에 내려 갔다 왔을 때는 CP-D이나 CP-U이 내려가지 않는 것을 볼 수 있다(한번 읽고 동시에 한번 썼으므로 카운트값은 변함없어야 한다).

또한 읽기신호가 오랫동안 내려가 있는 동안에 쓰기신호가 여러번 내렸갔다 와도 펄스 신호가 겹치지 않고 나오는 것을 볼 수 있다.

제 3 도는 본 발명에 따른 상태 다이아그램도로서, 먼저 입력(input)은 D-플립플롭으로 동기화된 쓰기와 읽기신호가 되며, 현재의 상태는 이전의 쓰기, 읽기 입력값(D-플립플롭을 한번 더 거쳐 딜레이 된 값)이다. 또한 다음 상태(next state)는 현재의 입력값이 된다. 카운트-업 펄스는 쓰기값이 이전의 로우(low)였다가 현재 하이(high)이면 출력돠고, 카운트-다운 펄스는 읽기값이 이전에 로우(low)였다가 현재 하이(high)이면 출력된다. 그러나 두 신호 모두 이전에 로우(low)였다가 현지 하이(high)이면 아무 펄스도 출력되지 않는다. 이런 출력조건은 현재의 상태와 현재의 입력에 의해 결정된다.

여기서 CP-D과 CP-U의 식을 도출하면 다음과 같다.

/CP-D = /A B R + /A /B R /W

= /A R ( B + /B /W )

= /A R (B + /W )

/CP-U = A*/B*W + /A*/B*/R*W

= /B W ( A + /A /R )

= /B W ( A + /R )

한쪽 방향으로 카운팅을 하기 위해 다른쪽 펄스입력은 하이(high)로 있어야 하기 때문에 위의 두 신호는 활성 로우(active low)신호이어야 한다.

제 4a도는 본 발명의 일실시 예시도로서, 클럭신호에 따라 읽기 신호를 입력받는 제 1 D플립플롭(31)과, 클럭신호에 따라 쓰기 신호를 입력받는 제 2 D플립플롭(32)과, 클럭신호에 따라 상기 제 1 D플립플롭(31)의 출력(Q)을 입력받는 제 3 플립플롭(33)과, 클럭신호에 따라 상기 제 2 D 플립플롭(32)의 출력(Q)을 입력받는 제 4 플립플롭(34)과, 상기 제 1 D플립플롭(31)의 반전된 출력(/Q)과 제 3 D플립플롭(33)의 출력(Q)을 입력받는 제 1 OR게이트(35)와, 상기 제 2 D플립플롭(32)의 반전된 출력(/Q)과 제 4 D플립플롭(34)의 출력(Q)을 입력받는 제 2 OR게이트(36)와, 상기 제 1 D플립플롭(31)의 출력(Q)과 제 3 D플립플롭(33)의 반전된 출력(/Q) 및 제 2 OR게이트(36)의 출력을 입력받아 /CP-D을 출력하는 제 1 NAND게이트(37)와, 상기 제 2 D플립플롭(32)의 반전된 출력(/Q)과 제 4 D플립플롭(34)의 반전된 출력(/Q) 및 제 1 OR게이트(35)의 출력을 입력받아 /CP-U을 출력하는 제 2 NAND게이트(38)와 상기 /CP-D 및 /CP-U 신호를 입력받은 74LS193 업-다운 카운터를 구비한다.

제 4b도는 본 발명의 다른 실시 예시도로서, 클럭신호에 따라 읽기신호를 입력받는 제 1 플립플롭(311)과, 클럭신호에 따라 쓰기신호를 입력받는 제 2 플립플롭(312)과, 클럭신호에 따라 상기 제 1 플립플롭(311)의 출력(Q)을 입력받는 제 3 플립플롭(313)과, 클럭신호에 따라 상기 제 2 플립플롭(312)의 출력(Q)을 입력받는 제 4 플립플롭(314)와, 상기 제 1 플립플롭(311)의 출력(Q)과 제 3 플립플롭(313)의 반전된 출력(/Q)을 입력받는 제 1 AND게이트(315)와, 상기 제 2 플립플롭(312)의 출력(Q)과 제 4 플립플롭(314)의 반전된 출력(/Q)을 입력받는 제 2 AND게이트(316)와, 상기 제 1 AND게이트(315)의 출력과 제 2 AND게이트(316)의 반전된(317) 출력을 입력받아 /CP-D을 출력하는 제 1 NAND게이트(318)과, 상기 제 1 AND게이트(315)의 반전된(319) 출력과 제 2 AND게이트(316)의 출력을 입력받아 /CP-U을 출력하는 제 2 NAND게이트(320)와, 상기 /CP-D 및 CP-U 신호를 입력받는 74LS193 업-다운 카운터를 구비한다.

상기와 같이 구성되는 본 발명의 동작을 살펴보면 각각 다른 제어부에서 발생되어 피포에 데이타를 읽고 쓰기 위한 읽기 신호와 쓰기 신호의 각각에 대하여 두 단의 D플립플롭이 있으며 전단의 플립플롭은 읽기와 쓰기신호를 클럭에 동기시키는 기능을 한다. 또한 후단의 D플립플롭은 전단에서 가지고 있던 값을 입력으로 함으로써 전단에서 이전 클럭 주기(period)에 가지고 있던 값을 가지고 있게 되며, 이 값은 읽기와 쓰기 신호 각각의 이전 값이 된다.

여기서 상기 읽기, 쓰기 신호는 활성 로우(active low)신호이며 피포는 읽기신호가 로우(low)로 내려가면 데이타를 출력해 주고, 쓰기 신호가 내려가면 입력데이타로 내부회로를 셋업한 후에 쓰기가 올라가는 순간에 그값을 래치한다.

/CP-D이 내려가는 조건과 /CP-U이 내려가는 조건을 게이트를 이용하여 구현한다. 먼저 /CP-D이 내려가는 조건은 읽기 신호가 이전에 0이었다가 현재 1이면서 쓰기신호가 이전에 0이고 현재 1인 조건만 아니면(즉, 현재 1이거나 이전에 0이면)된다.

따라서 읽기 플립플롭 전단의 출력(Q), 읽기 플립플롭 후단의 반전된 츨력(/Q), 그리고 읽기 플립플롭 전단의 반전된 출력(/Q)과 후단의 출력(Q)을 OR한것, 이렇게 세 신호를 NAND취한 값이 된다.

이와 같은 방법으로 피로의 레벨 카운팅을 안전하게 할 수 있는 최저 클럭 속도는 피포의 읽기, 쓰기 신호의 폭에 의해서 결정된다. 두 신호가 내려갔다 오는 것을 놓치지 않고 관찰하기 위해서는 클럭의 주기가 읽기, 쓰기 신호의 로우(low), 하이(high) 폭보다 짧아야 한다. 그리고 최대속도는 물론 74LS193의 속도에 의해서 결정된다. 모토로라(Motorola)의 74LS193은 40㎒의 카운트속도를 가지고 있어40㎒로 카운트하기 위해서 본 발명은 80㎒의 속도로 동작하여야 한다. 위의 중재회로는 간단하므로 이와 같은 80㎒의 속도로 동작할 수 있다.

그러나 쓰기, 읽기 샘플링하는 D-플립플롭의 셋업, 홀드 타임(hold time)을 고려하면 제한속도는 더 내려간다. 예를 들어 모토로라의 74F74를 사용하면 셋업 타임 3㎱와 홀드 타임 1㎱로서 4㎱의 여유를 더 두어야 한다. 그러므로 읽기, 쓰기의 지터를 무시하면 위의 중재회로가 80㎒로 동작할 때 안전하게 관찰할 수 있는 쓰기, 읽기신호의 로우(low), 하이(high)의 폭은 1/80M + 4㎱ = 16.5㎱이며 이값은 주기가 33㎱인 읽기나 쓰기 클럭과 같다고 할 수 있다. 즉 피포의 한쪽이나 양쪽에서 아무런 타이밍 관계없이 30㎒로 간헐적으로 쓰거나 읽을 경우까지 카운트할 수 있다(이때 74 LS193은 40㎒로 카운팅).

상기한 바와 같이 본 발명에 의하면 손쉽게 구할 수 있는 74LS193을 사용하여 피포의 레벨을 카운트할 수 있도록 함으로써 통신용 보드의 가격을 낮출 수 있고, 74LS193 칩에는 두개의 4비트 카운터가 았는데 부가 로직이 필요없이 캐스케이드(cascade)하면 256까지 카운트할 수 있으며, 또한 여러개의 칩을 사용하면 더 큰 값까지 카운트 할 수 있어 최소의 로직과 값싼 부품으로 레벨 카운팅을 할 수 있는 효과가 있다.

Claims

쓰기, 일기 신호의 움직임을 놓치지 않을 정도의 충분한 주파수(nyquist rate)로 샘플링하여 현재값과 이전값의 신호를 만드는 샘플링수단(1)과,

상기 샘플링수단(1)으로 부터 현재값과 이전값에 따른 쓰기, 읽기신호를 입력받아 한 신호에서만 천이가 감지될때 한 클럭 주기동안 펄스를 발생하는 펄스발생 조합수단(2)과,

상기 펄스발생 조합수단(2)의 출력을 입력받는 업-다운 카운터를 구비하는 것을 특징으로 하는 피포(FIFO:First In First Out) 레벨 카운팅을 위한 쓰기/읽기 신호 중재회로.
제 1 항에 있어서, 상기 샘플링수단(1)은,

클럭신호에 따라 읽기 신호를 입력받는 제 1 D플립플롭(31)과,

클럭신호에 따라 쓰기 신호를 입력받는 제 2 D플립플롭(32)과,

클럭신호에 따라 상기 제 1 D플립플롭(31)의 출력(Q)을 입력받는 제 3 플립플롭(33)과,

클럭신호에 따라 상기 제 2 D플립플롭(32)의 출력(Q)을 입력받는 제 4 플립플롭(34)을 구비하는 것을 특징으로 한느 피포 레벨 카운팅을 위한 쓰기/읽기 신호 중재회로.
제 1 항에 있어서, 상기 펄스발생 조합수단(2)은,

상기 제 1 D플립플롭(31)의 반전된 출력(/Q)과 제 3 D플립플롭(33)의 출력(Q)을 입력받는 제 1 OR게이트(35)와,

상기 제 2 D플립플롭(32)의 반전된 출력(/Q)과 제 4 D(플립플롭(34)의 출력(Q)을 입력받는 제 2 OR게이트(36)와7)와,

상기 제 1 D플립플롭(31)의 출력(Q)과 제 3 D플립플롭(33)의 반전된 출력(/Q) 및 제 2 OR게이트(36)의 출력을 입력받아 /CP-D을 출력하는 제 1 NAND게이트(37)와,

상기 제 2 D플립플롭(32)의 반전된 출력(/Q)과 제 4 D플립플롭(34)의 반전된 출력(/Q) 및 제 1 OR게이트(35)의 출력을 입력받아 /CP-U을 출력하는 제 2 NAND게이트(38)를 구비하는 것을 특징으로 하는 피포 레벨 카운팅을 위한 쓰기/읽기 신호 중재회로.
제 1 항에 있어서, 상기 펄스발생 조합수단(2)은,

상기 제 1 플립플롭(311)의 출력(Q)과 제 3 플립플롭(313)의 반전된 출력(/Q)을 입력받는 제 1 AND게이트(315)와,

상기 제 2 플립플롭(312)의 출력(Q)과 제 4 플립플롭(314)의 반전된 출력(/Q)을 입력받는 제 2 AND게이트(316)와,

상기 제 1 AND게이트(315)의 출력과 제 2 AND게이트(316)의 반전된(317) 출력을 입력받아 /CP-D을 출력하는 제 1 NAND게이트(318)과,

상기 제 1 AND게이트(315)의 반전된(319) 출력과 제 2 AND게이트(316)의 출력을 입력받아 /CP-U을 출력하는 제 2 NAND게이트(320)를 구비하는 것을 특징으로 하는 피포 레벨 카운팅을 위한 쓰기/읽기 신호 중재회로.