JPH0537306A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPH0537306A JPH0537306A JP3211396A JP21139691A JPH0537306A JP H0537306 A JPH0537306 A JP H0537306A JP 3211396 A JP3211396 A JP 3211396A JP 21139691 A JP21139691 A JP 21139691A JP H0537306 A JPH0537306 A JP H0537306A
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- JP
- Japan
- Prior art keywords
- terminal
- flop
- flip
- output
- input
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 回路構成を簡易にして、フリップフロップの
セット入力端子及びリセット入力端子に対して同時刻に
信号が入力しても、出力が不定となるのを防ぐようにす
る。 【構成】 ＳＲ型フリップフロップ５のＳ端子及びＲ端
子の入力部に、入力パルスの立ち上がりエッジを検出し
てインパルス状のパルスを出力するＤ型フリップフロッ
プ３及び４を構成する。これにより、フリップフロップ
５のセット及びリセットをエッジ・トリガで動作させる
ため、同時刻にＳ端子，Ｒ端子が「Ｈ］入力となってい
る状態が存在しても、出力が不定となることはない。
セット入力端子及びリセット入力端子に対して同時刻に
信号が入力しても、出力が不定となるのを防ぐようにす
る。 【構成】 ＳＲ型フリップフロップ５のＳ端子及びＲ端
子の入力部に、入力パルスの立ち上がりエッジを検出し
てインパルス状のパルスを出力するＤ型フリップフロッ
プ３及び４を構成する。これにより、フリップフロップ
５のセット及びリセットをエッジ・トリガで動作させる
ため、同時刻にＳ端子，Ｒ端子が「Ｈ］入力となってい
る状態が存在しても、出力が不定となることはない。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ回路に
関し、特にセット信号とリセット信号の立ち上がりエッ
ジを検出して状態遷移のトリガとするＳＲ（セット／リ
セット）型フリップフロップ回路に関する。
関し、特にセット信号とリセット信号の立ち上がりエッ
ジを検出して状態遷移のトリガとするＳＲ（セット／リ
セット）型フリップフロップ回路に関する。
【０００２】
【従来の技術】一般的にＳＲ型フリップフロップ回路に
おいては、セット入力端子（以下、Ｓ端子）の入力とリ
セット入力端子（以下、Ｒ端子）の入力を同時にアクテ
ィブとすることは出力が不定となることより禁止されて
おり、ＳＲ型フリップフロップを使用した回路ではこの
禁止状態にならないような考慮が必要である。上記問題
を解決するために考案された回路として、例えば特開平
２−２１４３２５号公報に記載されたものがある。
おいては、セット入力端子（以下、Ｓ端子）の入力とリ
セット入力端子（以下、Ｒ端子）の入力を同時にアクテ
ィブとすることは出力が不定となることより禁止されて
おり、ＳＲ型フリップフロップを使用した回路ではこの
禁止状態にならないような考慮が必要である。上記問題
を解決するために考案された回路として、例えば特開平
２−２１４３２５号公報に記載されたものがある。
【０００３】このフリップフロップ回路は、図２に示す
ように、ＳＲ型フリップフロップ５と、端子１から入力
されたセット信号を反転するインバーク７と、Ｓ端子に
インバーク７の出力を入力し、Ｒ端子にフリップフロッ
プ５のＱ出力を入力するＳＲ型フリップフロップ９を備
える。
ように、ＳＲ型フリップフロップ５と、端子１から入力
されたセット信号を反転するインバーク７と、Ｓ端子に
インバーク７の出力を入力し、Ｒ端子にフリップフロッ
プ５のＱ出力を入力するＳＲ型フリップフロップ９を備
える。
【０００４】さらに、一方には端子１からのセット信号
を入力し、他方にはフリップフロップ９のＱ出力を入力
する２人力のＡＮＤ回路１１と、端子２から入力された
リセット信号を反転するインバータ８と、Ｓ端子にはイ
ンバータ８の出力を入力し、Ｒ端子にはフリップフロッ
プ５のバーＱ出力つまり反転出力を入力するＳＲ型フリ
ップフロップ１０と、一方には端子２からのリセット信
号を入力し、他方にはフリップフロップ１０のＱ出力を
入力する２入力のＡＮＤ回路１２とを有しており、フリ
ップフロップ５のＳ端子にはＡＮＤ回路１１の出力を接
続し、Ｒ端子にはＡＮＤ回路１２の出力を接続し、Ｑ出
力を出力端子６に接続する構成となっている。
を入力し、他方にはフリップフロップ９のＱ出力を入力
する２人力のＡＮＤ回路１１と、端子２から入力された
リセット信号を反転するインバータ８と、Ｓ端子にはイ
ンバータ８の出力を入力し、Ｒ端子にはフリップフロッ
プ５のバーＱ出力つまり反転出力を入力するＳＲ型フリ
ップフロップ１０と、一方には端子２からのリセット信
号を入力し、他方にはフリップフロップ１０のＱ出力を
入力する２入力のＡＮＤ回路１２とを有しており、フリ
ップフロップ５のＳ端子にはＡＮＤ回路１１の出力を接
続し、Ｒ端子にはＡＮＤ回路１２の出力を接続し、Ｑ出
力を出力端子６に接続する構成となっている。
【０００５】ここでフリップフロップ９は、端子１から
のセット信号入力が「Ｌ」の時はセット状態となってお
り、この状態で端子１からの入力が「Ｈ」になるとＡＮ
Ｄ回路１１の入力が２つとも「Ｈ」となるため、フリッ
プフロップ５はセット状態となる。また、これと同時に
端子１からの「Ｈ」の入力はインバータ７で反転される
ため、フリップフロップ９はリセット状態となり、フリ
ップフロップ５のＳ端子の入力は「Ｌ」となる。
のセット信号入力が「Ｌ」の時はセット状態となってお
り、この状態で端子１からの入力が「Ｈ」になるとＡＮ
Ｄ回路１１の入力が２つとも「Ｈ」となるため、フリッ
プフロップ５はセット状態となる。また、これと同時に
端子１からの「Ｈ」の入力はインバータ７で反転される
ため、フリップフロップ９はリセット状態となり、フリ
ップフロップ５のＳ端子の入力は「Ｌ」となる。
【０００６】よって、現在端子１が「Ｈ」の入力となっ
ているが、この状態で端子２も「Ｈ」の入力となった場
合でもフリップフロップ５のＳ及びＲの両端子が同時に
アクティブとなることはない。端子１と端子２は対称で
あるため、フリップフロップ５をリセットする場合でも
同様であり、この回路構成では禁止状態になることを防
止できる。
ているが、この状態で端子２も「Ｈ」の入力となった場
合でもフリップフロップ５のＳ及びＲの両端子が同時に
アクティブとなることはない。端子１と端子２は対称で
あるため、フリップフロップ５をリセットする場合でも
同様であり、この回路構成では禁止状態になることを防
止できる。
【０００７】
【発明が解決しようとする課題】しかし、上記公報（特
開平２ー２１４３２５）記載のものは、フリップフロッ
プの状態遷移をＳ端子及びＲ端子に入力される信号のエ
ッジ・トリガ動作にしているため、従来のＳＲ型フリッ
プフロップに存在した禁止状態はなくなるが、回路構成
が多少複雑であり、ディスクリートのＩＣでこの回路を
構成する場合、実装面積的に経済的であるとはいえない
という問題点があった。
開平２ー２１４３２５）記載のものは、フリップフロッ
プの状態遷移をＳ端子及びＲ端子に入力される信号のエ
ッジ・トリガ動作にしているため、従来のＳＲ型フリッ
プフロップに存在した禁止状態はなくなるが、回路構成
が多少複雑であり、ディスクリートのＩＣでこの回路を
構成する場合、実装面積的に経済的であるとはいえない
という問題点があった。
【０００８】本発明は以上の点に鑑み、このような問題
点を解消するためになされたもので、その目的は、回路
構成を簡易にして、フリップフロップのセット端子及び
リセット端子に対して同時刻に信号が入力しても出力が
不定となるのを防止できるフリップフロップ回路を提供
することにある。
点を解消するためになされたもので、その目的は、回路
構成を簡易にして、フリップフロップのセット端子及び
リセット端子に対して同時刻に信号が入力しても出力が
不定となるのを防止できるフリップフロップ回路を提供
することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め本発明のフリップフロップ回路は、セット信号を入力
して、回路全体がリセット状態の時のみセット信号の立
ち上がりエッジを検出してインパルス状のパルスを出力
する第１のＤ型フリップフロップと、リセット信号を入
力して、回路全体がセット状態の時のみリセット信号の
立ち上がりエッジを検出してインパルス状のパルスを出
力する第２のＤ型フリップフロップと、前記第１のフリ
ップフロップのＱ出力をセット信号としてＳ端子に入力
し、前記第２のフリップフロップのＱ出力をリセット信
号としてＲ端子に入力する第３のフリップフロップとを
備えている。
め本発明のフリップフロップ回路は、セット信号を入力
して、回路全体がリセット状態の時のみセット信号の立
ち上がりエッジを検出してインパルス状のパルスを出力
する第１のＤ型フリップフロップと、リセット信号を入
力して、回路全体がセット状態の時のみリセット信号の
立ち上がりエッジを検出してインパルス状のパルスを出
力する第２のＤ型フリップフロップと、前記第１のフリ
ップフロップのＱ出力をセット信号としてＳ端子に入力
し、前記第２のフリップフロップのＱ出力をリセット信
号としてＲ端子に入力する第３のフリップフロップとを
備えている。
【００１０】
【作用】本発明においては、第３のフリップフロップの
セット及びリセットをエッジ・トリガで動作させるた
め、同時刻にＳ端子及びＲ端子が「Ｈ」の入力となって
いる状態が存在しても、出力が不定となることはない。
セット及びリセットをエッジ・トリガで動作させるた
め、同時刻にＳ端子及びＲ端子が「Ｈ」の入力となって
いる状態が存在しても、出力が不定となることはない。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明によるフリップフロップ回路の一実施
例を示す回路図である。この実施例は、図１に示すよう
に、セット信号をクロック入力Ｃ端子に入力し、バーＱ
端子出力つまり反転出力をリセット端子としてのバーＲ
端子に接続したＤ型フリップフロップ３と、リセット信
号をクロック入力Ｃ端子に入力し、バーＱ端子出力をリ
セット端子としてのバーＲ端子に接続したＤ型フリップ
フロップ４と、前記Ｄ型フリップフロップ３のＱ端子出
力をＳ端子に入力し、前記Ｄ型フリップフロップ４のＱ
端子出力をＲ端子に入力するＳＲ型フリップフロップ５
を備える。そして、Ｄ型フリップフロップ３のデータ入
力端子（以下、Ｄ端子）にはＳＲ型フリップフロップ５
のバーＱ端子出力を入力し、Ｄ型フリップフロップ４の
Ｄ端子にはＳＲ型フリップフロップ５のＱ端子出力を入
力するものとなっている。
る。図１は本発明によるフリップフロップ回路の一実施
例を示す回路図である。この実施例は、図１に示すよう
に、セット信号をクロック入力Ｃ端子に入力し、バーＱ
端子出力つまり反転出力をリセット端子としてのバーＲ
端子に接続したＤ型フリップフロップ３と、リセット信
号をクロック入力Ｃ端子に入力し、バーＱ端子出力をリ
セット端子としてのバーＲ端子に接続したＤ型フリップ
フロップ４と、前記Ｄ型フリップフロップ３のＱ端子出
力をＳ端子に入力し、前記Ｄ型フリップフロップ４のＱ
端子出力をＲ端子に入力するＳＲ型フリップフロップ５
を備える。そして、Ｄ型フリップフロップ３のデータ入
力端子（以下、Ｄ端子）にはＳＲ型フリップフロップ５
のバーＱ端子出力を入力し、Ｄ型フリップフロップ４の
Ｄ端子にはＳＲ型フリップフロップ５のＱ端子出力を入
力するものとなっている。
【００１２】ここでＤ型フリップフロップ３は、ＳＲ型
フリップフロップ５がリセット状態の時のみ、入力端子
１から入力されたセット信号の立ち上がりエッジを検出
して、インパルス状のパルスを出力する機能を持ってい
る。また、このフリップフロップ３のＤ端子はＳＲ型フ
リップフロップ５のバーＱ端子が接続されており、入力
端子１からの信号はＤ型フリップフロップ３のクロック
入力Ｃ端子に接続されている。
フリップフロップ５がリセット状態の時のみ、入力端子
１から入力されたセット信号の立ち上がりエッジを検出
して、インパルス状のパルスを出力する機能を持ってい
る。また、このフリップフロップ３のＤ端子はＳＲ型フ
リップフロップ５のバーＱ端子が接続されており、入力
端子１からの信号はＤ型フリップフロップ３のクロック
入力Ｃ端子に接続されている。
【００１３】そのため、フリップフロップ５がリセット
状態、つまりフリップフロップ５のバーＱ端子出力が
「Ｈ」の時のみ、フリップフロップ３は入力端子１に入
力された信号の立ち上がりエッジを検出して、Ｑ端子に
「Ｈ」を出力する。また、これと同時にバーＱ端子は
「Ｈ」から「Ｌ」に変化するが、そのバーＱ端子はバー
Ｒ端子と接続されているため、フリップフロップ３のＱ
端子出力は「Ｈ」になった直後にリセットされ「Ｌ」と
なり、結果として立ち上がりエッジに同期してインパル
ス状のパルスが出力されることとなる。
状態、つまりフリップフロップ５のバーＱ端子出力が
「Ｈ」の時のみ、フリップフロップ３は入力端子１に入
力された信号の立ち上がりエッジを検出して、Ｑ端子に
「Ｈ」を出力する。また、これと同時にバーＱ端子は
「Ｈ」から「Ｌ」に変化するが、そのバーＱ端子はバー
Ｒ端子と接続されているため、フリップフロップ３のＱ
端子出力は「Ｈ」になった直後にリセットされ「Ｌ」と
なり、結果として立ち上がりエッジに同期してインパル
ス状のパルスが出力されることとなる。
【００１４】また、Ｄ型フリップフロップ４の機能もフ
リップフロップ３と同様であり、ＳＲ型フリップフロッ
プ５がセット状態の時のみ、入力端子２から入力された
リセット信号の立ち上がりエッジのみを微分して出力す
る動作をする。ＳＲ型フリップフロップ５の入力信号
は、Ｄ型フリップフロップ３及びフリップフロップ４に
よって立ち上がりエッジに同期したインパルス状の信号
のみとなるなり、かつフリップフロップ３とフリップフ
ロップ４から同時にパルスが出力されることはない。よ
って、フリップフロップ５の状態はセット信号１及びリ
セット信号２のエッジ・トリガで動作し、禁止状態に陥
ることはなくなる。
リップフロップ３と同様であり、ＳＲ型フリップフロッ
プ５がセット状態の時のみ、入力端子２から入力された
リセット信号の立ち上がりエッジのみを微分して出力す
る動作をする。ＳＲ型フリップフロップ５の入力信号
は、Ｄ型フリップフロップ３及びフリップフロップ４に
よって立ち上がりエッジに同期したインパルス状の信号
のみとなるなり、かつフリップフロップ３とフリップフ
ロップ４から同時にパルスが出力されることはない。よ
って、フリップフロップ５の状態はセット信号１及びリ
セット信号２のエッジ・トリガで動作し、禁止状態に陥
ることはなくなる。
【００１５】
【発明の効果】以上説明したように本発明は、フリップ
フロップのＳ端子及びＲ端子の入力部に、入力パルスの
立ち上がりエッジを検出してインパルス状のパルスを出
力するＤ型フリップフロップをそれぞれ構成することに
より、セット及びリセット信号のエッジ・トリガでフリ
ップフロップを動作させるために出力が不定となること
はなくなる。しかも、図２に示した従来例のものに比べ
て回路構成がシンプルなため、実装的にも経済的であ
り、信頼性も高くなる等の優れたた効果がある。
フロップのＳ端子及びＲ端子の入力部に、入力パルスの
立ち上がりエッジを検出してインパルス状のパルスを出
力するＤ型フリップフロップをそれぞれ構成することに
より、セット及びリセット信号のエッジ・トリガでフリ
ップフロップを動作させるために出力が不定となること
はなくなる。しかも、図２に示した従来例のものに比べ
て回路構成がシンプルなため、実装的にも経済的であ
り、信頼性も高くなる等の優れたた効果がある。
【図１】本発明によるフリップフロップ回路の一実施例
を示す回路図である。
を示す回路図である。
【図２】従来のフリップフロップ回路の一例を示す回路
図である。
図である。
１ セット信号入力端子 ２ リセット信号入力端子 ３ Ｄ型フリップフロップ ４ Ｄ型フリップフロップ ５ ＳＲ型フリップフロップ ６ 出力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 セット信号をクロック入力端子に入力
し、反転出力端子の出力をリセット端子に接続した第１
のフリップフロップと、 リセット信号をクロック入力端子に入力し、反転出力端
子の出力をリセット端子に接続した第２のフリップフロ
ップと、 前記第１のフリップフロップの出力端子の出力をセット
入力端子に入力し、前記第２のフリップフロップの出力
端子の出力をリセット入力端子に入力する第３のフリッ
プフロップとを備え、 前記第１のフリップフロップのデータ入力端子には前記
第３のフリップフロップの反転出力端子の出力を入力
し、第２のフリップフロップのデータ入力端子には前記
第３のフリップフロップの出力端子の出力を入力するこ
とを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211396A JPH0537306A (ja) | 1991-07-30 | 1991-07-30 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211396A JPH0537306A (ja) | 1991-07-30 | 1991-07-30 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537306A true JPH0537306A (ja) | 1993-02-12 |
Family
ID=16605280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211396A Pending JPH0537306A (ja) | 1991-07-30 | 1991-07-30 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537306A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018054628A (ja) * | 2012-03-28 | 2018-04-05 | テラダイン・インコーポレーテッドＴｅｒａｄｙｎｅ Ｉｎｃｏｒｐｏｒａｔｅｄ | エッジトリガ較正 |
| JP2020532164A (ja) * | 2017-08-23 | 2020-11-05 | テラダイン、 インコーポレイテッド | 信号タイミングの調整 |
-
1991
- 1991-07-30 JP JP3211396A patent/JPH0537306A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018054628A (ja) * | 2012-03-28 | 2018-04-05 | テラダイン・インコーポレーテッドＴｅｒａｄｙｎｅ Ｉｎｃｏｒｐｏｒａｔｅｄ | エッジトリガ較正 |
| JP2020532164A (ja) * | 2017-08-23 | 2020-11-05 | テラダイン、 インコーポレイテッド | 信号タイミングの調整 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20031216 Free format text: JAPANESE INTERMEDIATE CODE: A02 |