JPH06132790A - エッジ検出回路 - Google Patents
エッジ検出回路Info
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- JPH06132790A JPH06132790A JP4279049A JP27904992A JPH06132790A JP H06132790 A JPH06132790 A JP H06132790A JP 4279049 A JP4279049 A JP 4279049A JP 27904992 A JP27904992 A JP 27904992A JP H06132790 A JPH06132790 A JP H06132790A
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- Japan
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- flip
- flop
- signal
- output
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Abstract
(57)【要約】
【目的】 エッジ検出回路を構成するフリップフロップ
がＴＲＧ信号に反応しない時間をゼロとし、かつ、フリ
ップフロップの安定な動作が保証されるエッジ検出回路
を提供することにある。 【構成】 エッジ検出回路は、ＣＬＫ信号によってトリ
ガされるフリップフロップ１０１及び１０２と、ＴＲＧ
信号によってトリガされるフリップフロップ１０３とを
有する。フリップフロップ１０２はＣＬＫ信号によって
フリップフロップ１０１の出力を取り込む。また、フリ
ップフロップ１０３は、ＴＲＧ信号によってフリップフ
ロップ１０１の反転出力を取り込む。排他的論理和１０
４においてフリップフロップ１０１の出力Ｆと、フリッ
プフロップ１０２の出力Ｇとの値の異同を検出すること
により、ＣＬＫ信号の１サイクル時間の間に、ＴＲＧ信
号のエッジか到来したか否かを検出する。
がＴＲＧ信号に反応しない時間をゼロとし、かつ、フリ
ップフロップの安定な動作が保証されるエッジ検出回路
を提供することにある。 【構成】 エッジ検出回路は、ＣＬＫ信号によってトリ
ガされるフリップフロップ１０１及び１０２と、ＴＲＧ
信号によってトリガされるフリップフロップ１０３とを
有する。フリップフロップ１０２はＣＬＫ信号によって
フリップフロップ１０１の出力を取り込む。また、フリ
ップフロップ１０３は、ＴＲＧ信号によってフリップフ
ロップ１０１の反転出力を取り込む。排他的論理和１０
４においてフリップフロップ１０１の出力Ｆと、フリッ
プフロップ１０２の出力Ｇとの値の異同を検出すること
により、ＣＬＫ信号の１サイクル時間の間に、ＴＲＧ信
号のエッジか到来したか否かを検出する。
Description
【０００１】
【産業上の利用分野】本発明は、位相や周波数が異なる
２つのクロック系で、一方のクロックの１サイクル中
に、他方のクロックのエッジが到来したか否かを検出す
るエッジ検出回路に関するものである。
２つのクロック系で、一方のクロックの１サイクル中
に、他方のクロックのエッジが到来したか否かを検出す
るエッジ検出回路に関するものである。
【０００２】
【従来の技術】従来から一般に用いられているエッジ検
出回路の一例を図２に、また、その動作タイミングを図
３に示す。この回路は、クロック信号（ＣＬＫ）の１サ
イクル時間の間に、もう１つのクロック信号（ＴＲＧ）
のエッジか入力されたか否かを検出するものである。
出回路の一例を図２に、また、その動作タイミングを図
３に示す。この回路は、クロック信号（ＣＬＫ）の１サ
イクル時間の間に、もう１つのクロック信号（ＴＲＧ）
のエッジか入力されたか否かを検出するものである。
【０００３】フリップフロップ３０１は、初期状態では
リセットされており、この状態での出力Ｃは“０”であ
る。そして、ＣＬＫ信号の１サイクルである期間Ｔ
10に、フリップフロップ３０１にＴＲＧ信号の立ち上が
りエッジａ10が到来した場合、このフリップフロップ３
０１は、この信号を取り込み、出力Ｃの値が“１”とな
る。フリップフロップ３０２は、次のＣＬＫ信号の１サ
イクル期間Ｔ11において、このＣＬＫ信号の立上がりエ
ッジａ11のタイミングで、この出力Ｃの値を取り込み、
この値を出力する（出力Ｄ）。これによって、フリップ
フロップ３０２の出力Ｄが“１”のとき、その１つまえ
のＣＬＫ信号の１サイクル期間に、フリップフロップ３
０１にＴＲＧ信号が入力されたことが検出される。
リセットされており、この状態での出力Ｃは“０”であ
る。そして、ＣＬＫ信号の１サイクルである期間Ｔ
10に、フリップフロップ３０１にＴＲＧ信号の立ち上が
りエッジａ10が到来した場合、このフリップフロップ３
０１は、この信号を取り込み、出力Ｃの値が“１”とな
る。フリップフロップ３０２は、次のＣＬＫ信号の１サ
イクル期間Ｔ11において、このＣＬＫ信号の立上がりエ
ッジａ11のタイミングで、この出力Ｃの値を取り込み、
この値を出力する（出力Ｄ）。これによって、フリップ
フロップ３０２の出力Ｄが“１”のとき、その１つまえ
のＣＬＫ信号の１サイクル期間に、フリップフロップ３
０１にＴＲＧ信号が入力されたことが検出される。
【０００４】一方、フリップフロップ３０１は、その出
力Ｃの値をフリップフロップ３０２に移し終わると、不
要になった内容をクリアし、新たなエッジの到来を検出
する準備をしなければならない。このため、微分回路３
０３によって、ＣＬＫ信号のエッジを検出して幅の短い
波形ｂを生成し、フリップフロップ３０１のクリア信号
Ｂとするものである。
力Ｃの値をフリップフロップ３０２に移し終わると、不
要になった内容をクリアし、新たなエッジの到来を検出
する準備をしなければならない。このため、微分回路３
０３によって、ＣＬＫ信号のエッジを検出して幅の短い
波形ｂを生成し、フリップフロップ３０１のクリア信号
Ｂとするものである。
【０００５】
【発明が解決しようとする課題】しかし、このようなエ
ッジ検出回路には、２つの問題点がある。
ッジ検出回路には、２つの問題点がある。
【０００６】第１の問題点は、このエッジ検出回路で
は、クリア信号Ｂがアクティブである期間に、ＴＲＧ信
号のエッジか到来しても、これを取り込まないというこ
とである。換言すれば、ＴＲＧ信号に反応しない期間が
存在することである。微分回路３０３の抵抗やコンデン
サの値を調節し、クリア信号Ｂの波形ｂの幅を短く設定
することは可能であるが、フリップフロップ３０１を確
実にリセットするためには、クリア信号Ｂの波形ｂの幅
も、一定の値を確保しなければならない。即ち、ＴＲＧ
信号に反応しない時間をゼロにすることは不可能であっ
た。
は、クリア信号Ｂがアクティブである期間に、ＴＲＧ信
号のエッジか到来しても、これを取り込まないというこ
とである。換言すれば、ＴＲＧ信号に反応しない期間が
存在することである。微分回路３０３の抵抗やコンデン
サの値を調節し、クリア信号Ｂの波形ｂの幅を短く設定
することは可能であるが、フリップフロップ３０１を確
実にリセットするためには、クリア信号Ｂの波形ｂの幅
も、一定の値を確保しなければならない。即ち、ＴＲＧ
信号に反応しない時間をゼロにすることは不可能であっ
た。
【０００７】第２の問題点は、微分回路３０３が安定性
に欠けるという点である。上記のように、クリア信号Ｂ
の波形ｂの幅は、フリップフロップ３０１が要求する最
小限の幅になるように、可能な限り狭くすることが望ま
しい。しかし、その一方では、微分回路３０３の回路定
数の変化に対して、フリップフロップ３０１の動作が不
安定になるという欠点があった。
に欠けるという点である。上記のように、クリア信号Ｂ
の波形ｂの幅は、フリップフロップ３０１が要求する最
小限の幅になるように、可能な限り狭くすることが望ま
しい。しかし、その一方では、微分回路３０３の回路定
数の変化に対して、フリップフロップ３０１の動作が不
安定になるという欠点があった。
【０００８】本発明は、このような課題を解決すべくな
されたものであり、その目的は、エッジ検出回路を構成
するフリップフロップがＴＲＧ信号に反応しない時間を
ゼロとし、かつ、フリップフロップの安定な動作が保証
されるエッジ検出回路を提供することにある。
されたものであり、その目的は、エッジ検出回路を構成
するフリップフロップがＴＲＧ信号に反応しない時間を
ゼロとし、かつ、フリップフロップの安定な動作が保証
されるエッジ検出回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明にかかるエッジ検
出回路は、第１のクロック信号により入力信号を取り込
む第１のフリップフロップと、この第１のクロック信号
により第１のフリップフロップの出力を取り込む第２の
フリップフロップとを備える。また、第２のクロック信
号により第１のフリップフロップの反転出力を取り込む
第３のフリップフロップを備える。そして、この第３の
フリップフロップの出力を、第１のフリップフロップの
前記入力信号として与える。また、さらにこの第１のフ
リップフロップの出力と第２のフリップフロップの出力
の異同を検出する、例えば、排他的論理和ゲートなどの
論理ゲートで構成する検出回路を備えて構成する。
出回路は、第１のクロック信号により入力信号を取り込
む第１のフリップフロップと、この第１のクロック信号
により第１のフリップフロップの出力を取り込む第２の
フリップフロップとを備える。また、第２のクロック信
号により第１のフリップフロップの反転出力を取り込む
第３のフリップフロップを備える。そして、この第３の
フリップフロップの出力を、第１のフリップフロップの
前記入力信号として与える。また、さらにこの第１のフ
リップフロップの出力と第２のフリップフロップの出力
の異同を検出する、例えば、排他的論理和ゲートなどの
論理ゲートで構成する検出回路を備えて構成する。
【００１０】
【作用】第１及び第２のフリップフロップは、第１のク
ロック信号によってトリガされ、入力された信号を取り
込む。即ち、第１のクロック信号が与えられることによ
り、第１のフリップフロップの出力が第２のフリップフ
ロップに取り込まれると共に、第１のフリップフロップ
の反転出力が第３のフリップフロップに与えられる。
ロック信号によってトリガされ、入力された信号を取り
込む。即ち、第１のクロック信号が与えられることによ
り、第１のフリップフロップの出力が第２のフリップフ
ロップに取り込まれると共に、第１のフリップフロップ
の反転出力が第３のフリップフロップに与えられる。
【００１１】ここで、第１のクロック信号の１サイクル
期間に、第２のクロック信号のエッジが第３のフリップ
フロップに到来していない場合には、第３のフリップフ
ロップはこの反転出力を取り込まず、その出力に変化は
ない。従って、第１のクロック信号のつぎの１サイクル
が、第１及び第２のフリップフロップに入力されると、
この双方のフリップフロップはこの値を取り込みむた
め、両者の出力は同じ値となる。即ち、第１及び第２の
フリップフロップの出力が同じ値である場合は、その１
つまえの第１のクロック信号の１サイクル期間中に、第
３のフリップフロップに第２のクロック信号が入力され
ていないことになる。
期間に、第２のクロック信号のエッジが第３のフリップ
フロップに到来していない場合には、第３のフリップフ
ロップはこの反転出力を取り込まず、その出力に変化は
ない。従って、第１のクロック信号のつぎの１サイクル
が、第１及び第２のフリップフロップに入力されると、
この双方のフリップフロップはこの値を取り込みむた
め、両者の出力は同じ値となる。即ち、第１及び第２の
フリップフロップの出力が同じ値である場合は、その１
つまえの第１のクロック信号の１サイクル期間中に、第
３のフリップフロップに第２のクロック信号が入力され
ていないことになる。
【００１２】一方、第１のクロック信号の１サイクル期
間に、第２のクロック信号のエッジが第３のフリップフ
ロップに到来したとすると、第３のフリップフロップは
この反転出力を取り込み、その出力値が変化する。従っ
て、第１のクロック信号のつぎの１サイクルが、第１及
び第２のフリップフロップに入力されると、この双方の
フリップフロップはこの値を取り込みむため、両者の出
力は異なる値となる。即ち、第１及び第２のフリップフ
ロップの出力が互いに異なる値である場合は、その１つ
まえの第１のクロック信号の１サイクル期間中に、第３
のフリップフロップに第２のクロック信号が入力された
ことが分かる。
間に、第２のクロック信号のエッジが第３のフリップフ
ロップに到来したとすると、第３のフリップフロップは
この反転出力を取り込み、その出力値が変化する。従っ
て、第１のクロック信号のつぎの１サイクルが、第１及
び第２のフリップフロップに入力されると、この双方の
フリップフロップはこの値を取り込みむため、両者の出
力は異なる値となる。即ち、第１及び第２のフリップフ
ロップの出力が互いに異なる値である場合は、その１つ
まえの第１のクロック信号の１サイクル期間中に、第３
のフリップフロップに第２のクロック信号が入力された
ことが分かる。
【００１３】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【００１４】図１（ａ）に本発明に係るエッジ検出回路
を示す。この回路は、クロック信号（ＣＬＫ）の１サイ
クル時間の間に、もう１つのクロック信号（ＴＲＧ）の
エッジか入力されたか否かを検出するものである。
を示す。この回路は、クロック信号（ＣＬＫ）の１サイ
クル時間の間に、もう１つのクロック信号（ＴＲＧ）の
エッジか入力されたか否かを検出するものである。
【００１５】フリップフロップ１０１及び１０２のクロ
ック端子には、それぞれＣＬＫ信号入力端子１０５から
クロック信号が与えられていると共に、フリップフロッ
プ１０１の出力がフリップフロップ１０２の入力に接続
されている。また、フリップフロップ１０１の反転出力
は、フリップフロップ１０３の入力に与えられ、このフ
リップフロップ１０３のクロック端子は、ＴＲＧ信号入
力端子１０６と接続されている。また、フリップフロッ
プ１０１の出力とフリップフロップ１０２の出力とが、
Ｅｘ−ＯＲゲート１０４の入力に接続されている。な
お、このエッジ検出回路を構成する各フリップフロップ
１０１〜１０３は、Ｄ形フリップフロップである。
ック端子には、それぞれＣＬＫ信号入力端子１０５から
クロック信号が与えられていると共に、フリップフロッ
プ１０１の出力がフリップフロップ１０２の入力に接続
されている。また、フリップフロップ１０１の反転出力
は、フリップフロップ１０３の入力に与えられ、このフ
リップフロップ１０３のクロック端子は、ＴＲＧ信号入
力端子１０６と接続されている。また、フリップフロッ
プ１０１の出力とフリップフロップ１０２の出力とが、
Ｅｘ−ＯＲゲート１０４の入力に接続されている。な
お、このエッジ検出回路を構成する各フリップフロップ
１０１〜１０３は、Ｄ形フリップフロップである。
【００１６】次に、このように構成するエッジ検出回路
の動作を、図１（ｂ）のタイミングチャートに基づいて
説明する。
の動作を、図１（ｂ）のタイミングチャートに基づいて
説明する。
【００１７】各出力Ｅ，Ｆ，Ｇ及びＨの初期状態をすべ
て“０”とすると、まず、ＣＬＫ信号の１サイクルの期
間Ｔ0 では、ＣＬＫ信号の立上がりエッジａ0 によっ
て、フリップフロップ１０１及び１０２がトリガされ
る。このうち、フリップフロップ１０２は、初期状態の
Ｆの値を取り込む。一方、フリップフロップ１０１は、
フリップフロップ１０３の出力Ｅを取り込むが、フリッ
プフロップ１０３には、この期間内でＴＲＧ信号が入力
されないため、同じ初期状態のＥの値を取り込む。従っ
て、その各フリップフロップ１０１及び１０２の出力Ｆ
及びＧも同じ値を維持する。
て“０”とすると、まず、ＣＬＫ信号の１サイクルの期
間Ｔ0 では、ＣＬＫ信号の立上がりエッジａ0 によっ
て、フリップフロップ１０１及び１０２がトリガされ
る。このうち、フリップフロップ１０２は、初期状態の
Ｆの値を取り込む。一方、フリップフロップ１０１は、
フリップフロップ１０３の出力Ｅを取り込むが、フリッ
プフロップ１０３には、この期間内でＴＲＧ信号が入力
されないため、同じ初期状態のＥの値を取り込む。従っ
て、その各フリップフロップ１０１及び１０２の出力Ｆ
及びＧも同じ値を維持する。
【００１８】続いて、ＣＬＫ信号のつぎの１サイクルの
期間Ｔ1 では、ＣＬＫ信号の立上がりエッジａ1 によっ
て、フリップフロップ１０１及び１０２がトリガされる
が、この時点では、いまだＴＲＧ信号が入力されないた
め、各フリップフロップは前述と同じ動作を繰り返す。
この後、ＴＲＧ信号がフリップフロップ１０３に入力さ
れると、このフリップフロップ１０３はＴＲＧ信号の立
上がりエッジａ2 によってトリガされ、フリップフロッ
プ１０１の反転出力（＝“１”）を取り込む。この結
果、フリップフロップ１０１の出力Ｅの値は“１”とな
る。なお、この出力Ｅの値は、ＣＬＫ信号のつぎの１サ
イクルがフリップフロップ１０１に入力されるまで、こ
のフリップフロップ１０１に取り込まれることはない。
期間Ｔ1 では、ＣＬＫ信号の立上がりエッジａ1 によっ
て、フリップフロップ１０１及び１０２がトリガされる
が、この時点では、いまだＴＲＧ信号が入力されないた
め、各フリップフロップは前述と同じ動作を繰り返す。
この後、ＴＲＧ信号がフリップフロップ１０３に入力さ
れると、このフリップフロップ１０３はＴＲＧ信号の立
上がりエッジａ2 によってトリガされ、フリップフロッ
プ１０１の反転出力（＝“１”）を取り込む。この結
果、フリップフロップ１０１の出力Ｅの値は“１”とな
る。なお、この出力Ｅの値は、ＣＬＫ信号のつぎの１サ
イクルがフリップフロップ１０１に入力されるまで、こ
のフリップフロップ１０１に取り込まれることはない。
【００１９】続いて、ＣＬＫ信号の次の１サイクルの期
間Ｔ2 では、このＣＬＫ信号の立上がりエッジａ3 によ
って、フリップフロップ１０１及び１０２がトリガされ
る。これによって、一方のフリップフロップ１０２は、
変化前のＦの値“０”を取り込む。これにより、フリッ
プフロップ１０１の出力の値が、フリップフロップ１０
２に移されることになる。他方のフリップフロップ１０
１は、この前の期間Ｔ1 で“１”となったＥの値を取り
込む。この時点で、各フリップフロップ１０１、１０２
の出力Ｆ、Ｇの値が異なるため、Ｅｘ−ＯＲゲート１０
４の出力Ｈは“１”となる。このように、出力Ｈの値が
“１”の場合には、その１つまえのＣＬＫ信号の期間Ｔ
1 において、フリップフロップ１０３にＴＲＧ信号が入
力されたことになる。
間Ｔ2 では、このＣＬＫ信号の立上がりエッジａ3 によ
って、フリップフロップ１０１及び１０２がトリガされ
る。これによって、一方のフリップフロップ１０２は、
変化前のＦの値“０”を取り込む。これにより、フリッ
プフロップ１０１の出力の値が、フリップフロップ１０
２に移されることになる。他方のフリップフロップ１０
１は、この前の期間Ｔ1 で“１”となったＥの値を取り
込む。この時点で、各フリップフロップ１０１、１０２
の出力Ｆ、Ｇの値が異なるため、Ｅｘ−ＯＲゲート１０
４の出力Ｈは“１”となる。このように、出力Ｈの値が
“１”の場合には、その１つまえのＣＬＫ信号の期間Ｔ
1 において、フリップフロップ１０３にＴＲＧ信号が入
力されたことになる。
【００２０】続いて、ＣＬＫ信号の次の１サイクルの期
間Ｔ3 では、このＣＬＫ信号の立上がりエッジａ4 によ
って、フリップフロップ１０１、１０２がトリガされ
る。これによって、一方のフリップフロップ１０２は、
Ｆの値“１”を取り込み、他方のフリップフロップ１０
１は、フリップフロップ１０３の出力Ｅを取り込む。こ
のＥの値は、１つ前の期間Ｔ2 においてフリップフロッ
プ１０３にＴＲＧ信号の立上がりエッジが到来していな
いので変化はなく“１”である。従って、この時点で、
出力ＧとＦの値が等しくなるので、Ｅｘ−ＯＲゲート１
０４の出力Ｈは“０”となる。このように、出力Ｈの値
が“０”の場合には、その１つ前のＣＬＫ信号の期間Ｔ
2 において、フリップフロップ１０３にＴＲＧ信号の入
力がなかったことになる。
間Ｔ3 では、このＣＬＫ信号の立上がりエッジａ4 によ
って、フリップフロップ１０１、１０２がトリガされ
る。これによって、一方のフリップフロップ１０２は、
Ｆの値“１”を取り込み、他方のフリップフロップ１０
１は、フリップフロップ１０３の出力Ｅを取り込む。こ
のＥの値は、１つ前の期間Ｔ2 においてフリップフロッ
プ１０３にＴＲＧ信号の立上がりエッジが到来していな
いので変化はなく“１”である。従って、この時点で、
出力ＧとＦの値が等しくなるので、Ｅｘ−ＯＲゲート１
０４の出力Ｈは“０”となる。このように、出力Ｈの値
が“０”の場合には、その１つ前のＣＬＫ信号の期間Ｔ
2 において、フリップフロップ１０３にＴＲＧ信号の入
力がなかったことになる。
【００２１】ここで、再び期間Ｔ3 に着目すると、この
後、ＴＲＧ信号がフリップフロップ１０３に入力された
場合には、このＴＲＧ信号の立上がりエッジａ5 によっ
て、フリップフロップ１０３がトリガされる。これによ
って、フリップフロップ１０３は、フリップフロップ１
０１の反転出力（＝“０”）を取り込み、この結果、そ
の出力Ｅの値は“０”となる。なお、ａ6 として示すよ
うに、例えばこの期間Ｔ3 内において、ＴＲＧ信号が再
びフリップフロップ１０３に入力された場合にも、フリ
ップフロップ１０１の出力（反転出力）が変化しない限
り一定となる。即ち、立上がりエッジａ7 として示す次
のＣＬＫ信号の１サイクルの期間Ｔ4 が開始されるま
で、フリップフロップ１０１の反転出力に変化はない。
これは、期間Ｔ3 において、ＴＲＧ信号が幾度入力され
たとしても同様である。
後、ＴＲＧ信号がフリップフロップ１０３に入力された
場合には、このＴＲＧ信号の立上がりエッジａ5 によっ
て、フリップフロップ１０３がトリガされる。これによ
って、フリップフロップ１０３は、フリップフロップ１
０１の反転出力（＝“０”）を取り込み、この結果、そ
の出力Ｅの値は“０”となる。なお、ａ6 として示すよ
うに、例えばこの期間Ｔ3 内において、ＴＲＧ信号が再
びフリップフロップ１０３に入力された場合にも、フリ
ップフロップ１０１の出力（反転出力）が変化しない限
り一定となる。即ち、立上がりエッジａ7 として示す次
のＣＬＫ信号の１サイクルの期間Ｔ4 が開始されるま
で、フリップフロップ１０１の反転出力に変化はない。
これは、期間Ｔ3 において、ＴＲＧ信号が幾度入力され
たとしても同様である。
【００２２】続いて、ＣＬＫ信号の次の１サイクルの期
間Ｔ4 では、このＣＬＫ信号の立上がりエッジａ7 によ
って、フリップフロップ１０１、１０２がトリガされ
る。これによって、フリップフロップ１０２は、Ｆの値
“１”を取り込み、フリップフロップ１０１は、フリッ
プフロップ１０３の出力Ｅを取り込む。このＥは、前述
したように、１つまえの期間Ｔ3 においてＴＲＧ信号が
入力されたため、その値は“０”である。従って、Ｇの
値“１”、Ｆの値が“０”と異なるため、Ｅｘ−ＯＲゲ
ート１０４の出力Ｈは“１”となる。このように、出力
Ｈの値が“１”のとき、その１つ前のＣＬＫ信号の期間
Ｔ3 において、フリップフロップ１０３にＴＲＧ信号が
入力されたことになる。
間Ｔ4 では、このＣＬＫ信号の立上がりエッジａ7 によ
って、フリップフロップ１０１、１０２がトリガされ
る。これによって、フリップフロップ１０２は、Ｆの値
“１”を取り込み、フリップフロップ１０１は、フリッ
プフロップ１０３の出力Ｅを取り込む。このＥは、前述
したように、１つまえの期間Ｔ3 においてＴＲＧ信号が
入力されたため、その値は“０”である。従って、Ｇの
値“１”、Ｆの値が“０”と異なるため、Ｅｘ−ＯＲゲ
ート１０４の出力Ｈは“１”となる。このように、出力
Ｈの値が“１”のとき、その１つ前のＣＬＫ信号の期間
Ｔ3 において、フリップフロップ１０３にＴＲＧ信号が
入力されたことになる。
【００２３】このように本実施例に係るエッジ検出回路
では、Ｅｘ−ＯＲゲート１０４の出力Ｈの値の“０”か
“１”を検出することによって、そのまえのＣＬＫ信号
の１サイクル時間内に、ＴＲＧ信号のエッジがフリップ
フロップ１０３に到来したか否かを確実に検出すること
ができる。
では、Ｅｘ−ＯＲゲート１０４の出力Ｈの値の“０”か
“１”を検出することによって、そのまえのＣＬＫ信号
の１サイクル時間内に、ＴＲＧ信号のエッジがフリップ
フロップ１０３に到来したか否かを確実に検出すること
ができる。
【００２４】本実施例では、フリップフロップ１０１と
１０２の出力の異同を検出する検出回路としてＥｘ−Ｏ
Ｒゲートを例示したが、この例に限定するものではな
く、この２つの出力の値が同じか否かを検出できる回路
であれば良い。
１０２の出力の異同を検出する検出回路としてＥｘ−Ｏ
Ｒゲートを例示したが、この例に限定するものではな
く、この２つの出力の値が同じか否かを検出できる回路
であれば良い。
【００２５】
【発明の効果】以上説明したように本発明によれば、第
１のクロック信号の１サイクル時間の間に、第２のクロ
ック信号のエッジが到来したか否かを第１のクロック信
号に同期して検出することができる。即ち、この第１の
クロック信号のエッジによってフリップフロップのクリ
ア動作を行わせることが可能であるため、従来のような
微分回路等が不要となり、エッジ検出回路を構成するフ
リップフロップが第２のクロック信号に反応しない時間
をゼロにすることが可能となる。また、微分回路を構成
する抵抗やコンデンサなどのアナログ的な要素を用いな
いため、極めて安定な回路動作が確保できる。
１のクロック信号の１サイクル時間の間に、第２のクロ
ック信号のエッジが到来したか否かを第１のクロック信
号に同期して検出することができる。即ち、この第１の
クロック信号のエッジによってフリップフロップのクリ
ア動作を行わせることが可能であるため、従来のような
微分回路等が不要となり、エッジ検出回路を構成するフ
リップフロップが第２のクロック信号に反応しない時間
をゼロにすることが可能となる。また、微分回路を構成
する抵抗やコンデンサなどのアナログ的な要素を用いな
いため、極めて安定な回路動作が確保できる。
【図１】（ａ）は本発明にかかるエッジ検出回路を示す
回路構成図、（ｂ）はこのエッジ検出回路の動作を示す
タイミングチャートである。
回路構成図、（ｂ）はこのエッジ検出回路の動作を示す
タイミングチャートである。
【図２】従来のエッジ検出回路を示す回路構成図であ
る。
る。
【図３】従来のエッジ検出回路の動作を示すタイミング
チャートである。
チャートである。
１０１〜１０３…フリップフロップ、１０４…Ｅｘ−Ｏ
Ｒゲート（検出回路）。
Ｒゲート（検出回路）。
Claims (1)
- 【請求項１】 第１のクロック信号により入力信号を取
り込む第１のフリップフロップと、 この第１のクロック信号により第１のフリップフロップ
の出力を取り込む第２のフリップフロップと、 第２のクロック信号により前記第１のフリップフロップ
の反転出力を取り込む第３のフリップフロップと、 第１のフリップフロップの出力と第２のフリップフロッ
プの出力とが与えられ、その異同を検出する検出回路と
を備え、 第３のフリップフロップの出力を、第１のフリップフロ
ップの前記入力信号とすることを特徴とするエッジ検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4279049A JPH06132790A (ja) | 1992-10-16 | 1992-10-16 | エッジ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4279049A JPH06132790A (ja) | 1992-10-16 | 1992-10-16 | エッジ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132790A true JPH06132790A (ja) | 1994-05-13 |
Family
ID=17605691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4279049A Pending JPH06132790A (ja) | 1992-10-16 | 1992-10-16 | エッジ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012142694A (ja) * | 2010-12-28 | 2012-07-26 | New Japan Radio Co Ltd | エッジ検出回路 |
-
1992
- 1992-10-16 JP JP4279049A patent/JPH06132790A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012142694A (ja) * | 2010-12-28 | 2012-07-26 | New Japan Radio Co Ltd | エッジ検出回路 |
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