JPH04371019A - クロック信号断検出回路 - Google Patents
クロック信号断検出回路Info
- Publication number
- JPH04371019A JPH04371019A JP14825491A JP14825491A JPH04371019A JP H04371019 A JPH04371019 A JP H04371019A JP 14825491 A JP14825491 A JP 14825491A JP 14825491 A JP14825491 A JP 14825491A JP H04371019 A JPH04371019 A JP H04371019A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- clock signal
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 16
- 230000000630 rising effect Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はロジック回路におけるク
ロック信号入力断検出回路に関する。
ロック信号入力断検出回路に関する。
【０００２】
【従来の技術】従来のクロック信号入力断検出回路は、
図３に示すように、入力信号１を遅延回路４と排他的論
理和回路５の入力端子５１に入力させ、この排他的論理
和回路５の他方の入力端子５２に、上記遅延回路４の出
力を入力させてある。
図３に示すように、入力信号１を遅延回路４と排他的論
理和回路５の入力端子５１に入力させ、この排他的論理
和回路５の他方の入力端子５２に、上記遅延回路４の出
力を入力させてある。
【０００３】尚、上記遅延回路４は入力信号１を半周期
分だけ位相を遅延させた信号を出力している。以上の各
回路の入出力信号タイミングチャートを図４に示す。
分だけ位相を遅延させた信号を出力している。以上の各
回路の入出力信号タイミングチャートを図４に示す。
【０００４】入力信号１はデューティサイクル５０％の
信号であって、この入力信号１を遅延回路４で遅延させ
た信号は、図４に示す出力信号１３のようになる。この
入力信号１と出力信号１３の回路５による排他的論理和
は出力信号２のようになる。つまり、入力信号１として
クロックが入力されていれば、出力信号２は常に「Ｈ」
（正論理）となり、クロック入力がないと、常に出力信
号２は「Ｌ」となっている。従って、出力信号２の論理
レベルを識別することで、クロック信号が入力信号１と
して入力されているか否かを検知することができる。
信号であって、この入力信号１を遅延回路４で遅延させ
た信号は、図４に示す出力信号１３のようになる。この
入力信号１と出力信号１３の回路５による排他的論理和
は出力信号２のようになる。つまり、入力信号１として
クロックが入力されていれば、出力信号２は常に「Ｈ」
（正論理）となり、クロック入力がないと、常に出力信
号２は「Ｌ」となっている。従って、出力信号２の論理
レベルを識別することで、クロック信号が入力信号１と
して入力されているか否かを検知することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来例では、入力信号１のデューティサイクル５０％
の状態しか考慮していない回路であって、図５に示す入
力信号１のようなデューティサイクル２５％のクロック
信号が入力された場合、入力信号１を半周期分だけ位相
を遅延させた出力信号１３と入力信号１との排他的論理
和の出力信号２は図５のようになる。同図から理解でき
るように、入力信号１としてクロック信号が入力されて
いるにもかかわらず、出力信号２はパルス状態になって
しまう。つまり、クロック信号が断続していると検知す
ることになる。もし、この出力信号２を、図示しない他
の回路において各種信号の入力禁止制御信号として用い
た場合、出力信号２がパルス状態であるため、入力禁止
と入力可を断続的に繰り返すことになり、さまざまな回
路全体の誤動作を生じさせることになる。
た従来例では、入力信号１のデューティサイクル５０％
の状態しか考慮していない回路であって、図５に示す入
力信号１のようなデューティサイクル２５％のクロック
信号が入力された場合、入力信号１を半周期分だけ位相
を遅延させた出力信号１３と入力信号１との排他的論理
和の出力信号２は図５のようになる。同図から理解でき
るように、入力信号１としてクロック信号が入力されて
いるにもかかわらず、出力信号２はパルス状態になって
しまう。つまり、クロック信号が断続していると検知す
ることになる。もし、この出力信号２を、図示しない他
の回路において各種信号の入力禁止制御信号として用い
た場合、出力信号２がパルス状態であるため、入力禁止
と入力可を断続的に繰り返すことになり、さまざまな回
路全体の誤動作を生じさせることになる。
【０００６】デジタル回路で生成するクロック信号は常
にデューティサイクル５０％となっている訳ではないの
で、上記のような従来例では誤動作を誘因することにな
る。
にデューティサイクル５０％となっている訳ではないの
で、上記のような従来例では誤動作を誘因することにな
る。
【０００７】本発明は、入力信号１のデューティ比に左
右されないクロック信号入力の有無を検知するクロック
信号入力断検出回路を提供することにある。
右されないクロック信号入力の有無を検知するクロック
信号入力断検出回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、排他的論理和
回路の一方の入力端子に遅延回路の出力端子を接続し、
上記排他的論理和回路の他方の入力端子と遅延回路の入
力端子にクロック信号を入力するクロック信号断検出回
路において、上記クロック信号の立ち上がりエッジに同
期して出力反転するフリップフロップ回路の一方の出力
端子を上記遅延回路の入力端子に接続し、他方の出力端
子を上記排他的論理和回路の他方の入力端子と接続した
ことを特徴とする。
回路の一方の入力端子に遅延回路の出力端子を接続し、
上記排他的論理和回路の他方の入力端子と遅延回路の入
力端子にクロック信号を入力するクロック信号断検出回
路において、上記クロック信号の立ち上がりエッジに同
期して出力反転するフリップフロップ回路の一方の出力
端子を上記遅延回路の入力端子に接続し、他方の出力端
子を上記排他的論理和回路の他方の入力端子と接続した
ことを特徴とする。
【０００９】
【作用】クロック信号の立ち上がりエッジで同期して出
力の論理が反転する信号を新たにフリップフロップ回路
で生成し、その信号を遅延回路によって半周期遅延させ
た信号と上記フリップフロップ回路出力信号とを排他的
論理和回路に入力し、クロック信号の断検出信号を生成
する。
力の論理が反転する信号を新たにフリップフロップ回路
で生成し、その信号を遅延回路によって半周期遅延させ
た信号と上記フリップフロップ回路出力信号とを排他的
論理和回路に入力し、クロック信号の断検出信号を生成
する。
【００１０】
【実施例】次に本発明について図面を用いて説明する。
図１は本発明の一実施例を示す回路図である。また図２
は図１で示す各部の信号波形を示すタイムチャートであ
る。図１において、フリップフロップ回路３の出力端子
Ｑは遅延回路４に接続され、この遅延回路４の出力が排
他的論理和回路５の入力端子５１に入力されるように接
続されている。回路５の入力端子５２には、フリップフ
ロップ回路３の出力端子Ｑ（バー）が接続されており、
この出力端子Ｑ（バー）は同じフリップフロップ回路３
の入力端子Ｄにも接続されている。
は図１で示す各部の信号波形を示すタイムチャートであ
る。図１において、フリップフロップ回路３の出力端子
Ｑは遅延回路４に接続され、この遅延回路４の出力が排
他的論理和回路５の入力端子５１に入力されるように接
続されている。回路５の入力端子５２には、フリップフ
ロップ回路３の出力端子Ｑ（バー）が接続されており、
この出力端子Ｑ（バー）は同じフリップフロップ回路３
の入力端子Ｄにも接続されている。
【００１１】尚、遅延回路４、排他的論理和回路５は従
来例と同様な遅延特性等を有している。
来例と同様な遅延特性等を有している。
【００１２】このような回路に、図２に示す、デューテ
ィサイクルが２５％の入力信号１が入力されると、フリ
ップフロップ回路３の端子Ｑより出力される信号１０は
図示するように、入力信号１の立ち上がりエッジで出力
が反転する信号となっている。この信号１０を遅延回路
４で半周期だけ位相を遅延させると、図２に示すような
信号１１になる。
ィサイクルが２５％の入力信号１が入力されると、フリ
ップフロップ回路３の端子Ｑより出力される信号１０は
図示するように、入力信号１の立ち上がりエッジで出力
が反転する信号となっている。この信号１０を遅延回路
４で半周期だけ位相を遅延させると、図２に示すような
信号１１になる。
【００１３】この信号１１と、端子Ｑ（バー）より出力
される信号１２との排他的論理和を行うと、図２に示す
ような検出信号１４になる。
される信号１２との排他的論理和を行うと、図２に示す
ような検出信号１４になる。
【００１４】従って、入力信号１にパルスがある期間、
検出信号１４は常に「Ｌ」（正論理出力）で、パルスの
入力が停止すると、検出信号１４は「Ｈ」に反転する。 このことより検出信号１４の出力状態で入力信号１にパ
ルスが入力されているか否かを検知することができる。
検出信号１４は常に「Ｌ」（正論理出力）で、パルスの
入力が停止すると、検出信号１４は「Ｈ」に反転する。 このことより検出信号１４の出力状態で入力信号１にパ
ルスが入力されているか否かを検知することができる。
【００１５】
【発明の効果】以上説明したように、本発明は、デュー
ティサイクルが色々と変化するクロック信号が入力され
ても、排他的論理和回路に入力される信号を、このクロ
ック信号の立ち上がりエッジで論理反転するフリップフ
ロップ回路で新たに生成したため、クロック信号のデュ
ーティサイクルがいかなるものであっても、常に正しく
クロック信号の入力状態を識別できる。
ティサイクルが色々と変化するクロック信号が入力され
ても、排他的論理和回路に入力される信号を、このクロ
ック信号の立ち上がりエッジで論理反転するフリップフ
ロップ回路で新たに生成したため、クロック信号のデュ
ーティサイクルがいかなるものであっても、常に正しく
クロック信号の入力状態を識別できる。
【００１６】加えて、入力信号のクロック周期が外因に
より変化してもクロック信号の立ち上がりエッジで論理
反転する信号を新たに生成しているので、検出信号はな
んら影響を受けることなくクロック信号の入力断を検知
できる。
より変化してもクロック信号の立ち上がりエッジで論理
反転する信号を新たに生成しているので、検出信号はな
んら影響を受けることなくクロック信号の入力断を検知
できる。
【図１】本発明の一実施例のクロック信号断検出回路で
ある。
ある。
【図２】図１のクロック信号断検出回路の動作タイミン
グチャートである。
グチャートである。
【図３】従来例を示す図である。
【図４】図３の従来例の動作タイミングチャートである
。
。
【図５】図３の従来例の動作タイミングチャートである
。
。
１ 入力信号
２，１３ 出力信号
３ フリップフロップ回路
４ 遅延回路
５ 排他的論理和回路
１０，１１，１２ 信号
１４ 検出信号
Claims (1)
- 【請求項１】排他的論理和回路の一方の入力端子に遅延
回路の出力端子を接続し、上記排他的論理和回路の他方
の入力端子と遅延回路の入力端子にクロック信号を入力
するクロック信号断検出回路において、上記クロック信
号の立ち上がりエッジに同期して出力反転するフリップ
フロップ回路の一方の出力端子を上記遅延回路の入力端
子に接続し、他方の出力端子を上記排他的論理和回路の
他方の入力端子と接続したことを特徴とするクロック信
号断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14825491A JPH04371019A (ja) | 1991-06-20 | 1991-06-20 | クロック信号断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14825491A JPH04371019A (ja) | 1991-06-20 | 1991-06-20 | クロック信号断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04371019A true JPH04371019A (ja) | 1992-12-24 |
Family
ID=15448676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14825491A Pending JPH04371019A (ja) | 1991-06-20 | 1991-06-20 | クロック信号断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04371019A (ja) |
-
1991
- 1991-06-20 JP JP14825491A patent/JPH04371019A/ja active Pending
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