JP2658527B2 - 停電検出回路 - Google Patents
停電検出回路Info
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- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
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Description
この発明は、商用交流電源の停電を検出する停電検出
回路に関する。 なお以下各図において同一の符号は同一もしくは相当
部分を示す。
回路に関する。 なお以下各図において同一の符号は同一もしくは相当
部分を示す。
第５図および第６図は従来の停電検出回路の構成例を
示す。第５図においては、全波整流回路１の入力端子に
は商用電源Ｓが接続され、全波整流回路１の出力端子は
ローパスフィルタ28の入力端子に接続され、さらにロー
パスフィルタ28の出力端子はコンパレータ29の負入力端
子に接続されている。また、コンパレータ29の正入力端
子には電圧設定器30からの設定値が入力されている。こ
のような回路構成で商用電源電圧の振幅平均値を設定値
と比較することで停電を検出している。 また第６図においては、フィルタ14の入力端子に商用
電源Ｓが接続され、フィルタ14の出力端子は、ウインド
コンパレータ32の入力端子の一方と基準正弦波発振器31
の入力端子に接続されている。基準正弦波発振器31の出
力端子は、ウインドコンパレータ32の他方の入力端子に
接続されている。このような回路構成で、商用電源電圧
と、その商用電源電圧に位相同期した基準正弦波とをウ
インドコンパレータ32により波形比較することで停電を
検出している。
示す。第５図においては、全波整流回路１の入力端子に
は商用電源Ｓが接続され、全波整流回路１の出力端子は
ローパスフィルタ28の入力端子に接続され、さらにロー
パスフィルタ28の出力端子はコンパレータ29の負入力端
子に接続されている。また、コンパレータ29の正入力端
子には電圧設定器30からの設定値が入力されている。こ
のような回路構成で商用電源電圧の振幅平均値を設定値
と比較することで停電を検出している。 また第６図においては、フィルタ14の入力端子に商用
電源Ｓが接続され、フィルタ14の出力端子は、ウインド
コンパレータ32の入力端子の一方と基準正弦波発振器31
の入力端子に接続されている。基準正弦波発振器31の出
力端子は、ウインドコンパレータ32の他方の入力端子に
接続されている。このような回路構成で、商用電源電圧
と、その商用電源電圧に位相同期した基準正弦波とをウ
インドコンパレータ32により波形比較することで停電を
検出している。
しかしながら第５図の回路では、商用周波数の二倍の
周波数成分を取り除くための大きなローパスフィルタ28
があるため、実際の停電からのその検出までに大きな遅
れが生じるといった問題があった。また、第６図の回路
では、波形比較を行っているためノイズに弱く誤検出し
てしまうといった問題があった。そこで本発明はこれら
の問題を解消できる停電検出回路を提供することは課題
とする。
周波数成分を取り除くための大きなローパスフィルタ28
があるため、実際の停電からのその検出までに大きな遅
れが生じるといった問題があった。また、第６図の回路
では、波形比較を行っているためノイズに弱く誤検出し
てしまうといった問題があった。そこで本発明はこれら
の問題を解消できる停電検出回路を提供することは課題
とする。
前記の課題を解決するために、『商用交流電源（Ｓな
ど）の停電を検出する停電検出回路において、』第１発
明の停電検出回路は、 『前記商用交流電源の電圧波形の絶対値を検出するた
めの全波整流回路（１など）と、 それぞれ前記全波整流回路の出力信号を積分し、前記
商用交流電源の半周期毎にその積分値をリセットし、こ
のリセットの位相が互いに前記商用交流電源のほぼ４分
の１周期異なる第1,第２の積分回路（積分器2,3など）
と、 この第１、第２の積分回路各々のリセット直前の出力
信号と設定値とを比較し、該２つの出力信号の何れか一
方が該設定値を下回ったとき停電と判定する判定回路
（コンパレータ8,ラッチ10,11,NAND回路12など）とを備
えた』ものとし、 第２発明の停電検出回路は、 『前記商用交流電源の電圧と位相の同期した信号を出
力するためのPLL回路（16など）と、前記PLL回路の出力
信号の位相と上記商用交流電源電圧の位相とを比較し、
この２つの位相の差が所定値以上になったとき停電と判
定する判定回路（23など）とを備えた』ものとし、 また第３発明の停電検出回路は、前記第１発明および
第２発明の各停電検出回路を共に備え、但し、上記第1,
第２の積分回路各々のリセットのタイミングを上記PLL
回路の出力信号により作り出すようにしたものとする。
ど）の停電を検出する停電検出回路において、』第１発
明の停電検出回路は、 『前記商用交流電源の電圧波形の絶対値を検出するた
めの全波整流回路（１など）と、 それぞれ前記全波整流回路の出力信号を積分し、前記
商用交流電源の半周期毎にその積分値をリセットし、こ
のリセットの位相が互いに前記商用交流電源のほぼ４分
の１周期異なる第1,第２の積分回路（積分器2,3など）
と、 この第１、第２の積分回路各々のリセット直前の出力
信号と設定値とを比較し、該２つの出力信号の何れか一
方が該設定値を下回ったとき停電と判定する判定回路
（コンパレータ8,ラッチ10,11,NAND回路12など）とを備
えた』ものとし、 第２発明の停電検出回路は、 『前記商用交流電源の電圧と位相の同期した信号を出
力するためのPLL回路（16など）と、前記PLL回路の出力
信号の位相と上記商用交流電源電圧の位相とを比較し、
この２つの位相の差が所定値以上になったとき停電と判
定する判定回路（23など）とを備えた』ものとし、 また第３発明の停電検出回路は、前記第１発明および
第２発明の各停電検出回路を共に備え、但し、上記第1,
第２の積分回路各々のリセットのタイミングを上記PLL
回路の出力信号により作り出すようにしたものとする。
１）第１発明では、二つの積分器により1/4周期の位相
差で1/2周期間ずつ積分を繰返し、その二つの積分値を
各々設定値と比較し停電を検出しているため、実際の停
電から少なくとも1/2周期以内にその検出が可能とな
る。さらに、積分値により検出を行っているためノイズ
の影響を受けにくい。 ２）第２発明では、商用電源電圧の正弦波をコンパレー
タにより50％デューティの第一の矩形波に変換し、さら
にその矩形波に位相同期した第二の矩形波をPLL回路に
より作り、この二つの矩形波の位相差から停電を検出す
る。停電が生じると、第一の矩形波の動作は同時に停止
となるが、PLL回路から出力される第二の矩形波には少
なくとも数サイクルの間は大きな変化は生じない。この
ため見かけ上大きな位相差が生じたことになり少なくと
も１サイクル以内に停電が検出される。 ３）第３発明では、第１発明に第２発明の回路機能を兼
ね備え、積分値による停電検出とPLLの位相差による停
電検出といった、二つの異なる検出回路を備えること
で、より早い停電検出が可能となる。
差で1/2周期間ずつ積分を繰返し、その二つの積分値を
各々設定値と比較し停電を検出しているため、実際の停
電から少なくとも1/2周期以内にその検出が可能とな
る。さらに、積分値により検出を行っているためノイズ
の影響を受けにくい。 ２）第２発明では、商用電源電圧の正弦波をコンパレー
タにより50％デューティの第一の矩形波に変換し、さら
にその矩形波に位相同期した第二の矩形波をPLL回路に
より作り、この二つの矩形波の位相差から停電を検出す
る。停電が生じると、第一の矩形波の動作は同時に停止
となるが、PLL回路から出力される第二の矩形波には少
なくとも数サイクルの間は大きな変化は生じない。この
ため見かけ上大きな位相差が生じたことになり少なくと
も１サイクル以内に停電が検出される。 ３）第３発明では、第１発明に第２発明の回路機能を兼
ね備え、積分値による停電検出とPLLの位相差による停
電検出といった、二つの異なる検出回路を備えること
で、より早い停電検出が可能となる。
１）第１発明について： 第１図は第１発明の実施例としての回路構成を示す。
同図においては、商用電源Ｓが全波整流回路１の入力端
子に接続され、全波整流回路１の出力端子は積分器2,3
のそれぞれの入力端子に接続されている。積分器2,3の
出力端子はそれぞれコンパレータ8,9の正入力端子に接
続され、コンパレータ8,9の負入力端子には電圧設定器1
3から設定値が入力されている。コンパレータ8,9の出力
端子はそれぞれラッチ10,11のデータ入力端子に接続さ
れ、ラッチ10,11の出力端子はNANDゲート12の二つの入
力端子に各々接続されている。さらにパルス発振器４の
出力信号はラッチ10のラッチ端子LTとシフトレジスタ５
の入力端子とシフトレジスタ６の入力端子に各々接続さ
れている。シフトレジスタ５の出力端子はラッチ11のラ
ッチ端子LTとシフトレジスタ７の入力端子に各々接続さ
れている。そして、シフトレジスタ6,7の出力信号はそ
れぞえ積分器2,3へリセット信号として入力される。 第４図はこの回路の各部の動作波形を示す。なお第４
図のａ〜ｊおよびＰFの波形は第１図のａ〜ｊおよびＰF
の信号に各々対応した波形である。 このような回路構成において、パルス発振器４の出力
波形は第４図のｂに示すように電源周期Ｔの1/2の周期
でオン幅の狭いパルスとしている。またシフトレジスタ
５では、そのパルスｂの位相をT/4遅らせている。さら
に、シフトレジスタ6,7では入出力間のパルスが重なら
ない程度に出力のパルスを極く僅かだけ遅らせている。
その結果、積分器2,3の動作はT/4の位相差で各々がT/4
の周期毎に積分とリセットを繰返し、その各々の積分出
力d,eのリセット直前の積分値をそれぞれコンパレータ
8,9を介し電圧設定器13の出力ｆと比較し、この各コン
パレータ8,9比較出力g,fをそれぞれラッチ10,11にラッ
チさせ、さらにこの各ラッチ10,11の出力i,jをNAND回路
12に取込み、この回路12の出力ＰFを停電検出信号とし
ている。 従って第４図では時点t1に停電を生じた場合、この時
点t1以後では積分器2,3の出力d,eは殆ど増加しなくなる
ため、コンパレータ8,9の出力g,hは“L"レベルのままと
なり、従ってラッチ10の出力ｉの時点t2から、またラッ
チ11の出力ｊは時点t3からそれぞれ“L"レベルに切換わ
る。これにより時点t2以降、NAND回路12の出力としての
停電検出信号ＰFが“H"レベルの信号として出力され
る。 この第１図では位相差のある二つの積分値d,eから個
別に停電を検出しているため、実際の停電から少なくと
もT/2周期以内の検出が可能となる。 ２）第２発明について： 第２図は第２発明の実施例としての回路構成を示す。
同図においては、コンパレータ15の正入力端子には商用
電源Ｓがフィルタ14を介し接続され、このコンパレータ
15の負入力端子には0Vが接続されている。EXOR回路17の
二つの入力端子の一方にはコンパレータ15の出力が直接
接続され、他方の入力端子にはコンパレータ15の出力が
PLL回路16を介し接続されている。さらにEXOR回路17の
出力は、抵抗19,コンデンサ29から成るローパスフィル
タを介してコンパレータ21の正入力端子に接続されてい
る。コンパレータ21の負入力端子には電圧設定器22から
の設定値が入力されている。そしてこのコンパレータ21
の出力を停電検出信号ＰFとしている。 このような回路構成で、コンパレータ15は商用電源電
圧の正弦波を50％デューティの矩形波に変換し、この矩
形波に位相同期した第二の矩形波をPLL回路16により作
り、そしてEXOR回路17,抵抗19,コンデンサ20の回路で二
つの矩形波の位相差を検出している。そして、コンパレ
ータ21でその位相差を判定することで、停電を検出して
いる。ここで実際に停電が生じるとコンパレータ15の出
力の矩形波は同時に消滅するが、PLL回路16で作り出し
ている第二の矩形波は少なくとも数サイクルの間は大き
な変化を生じない。そのためEXOR回路17では大きな位相
差が検出され、その結果、コンパレータ21により停電が
検出される。なおここでEXOR回路17以降コンパレータ21
までの回路を停電判定回路23と呼ぶ。 ３）第３発明について： 第３図は第３発明の実施例としての回路構成を示す。
同図は、第１図に第３図を加えた構成で、さらに第１図
の停電検出信号と第２の停電検出信号の論理和をOR回路
27で得ている。さらにPLL回路16の出力を抵抗25,コンデ
ンサ26,EXOR回路24から成る回路に通すことで第１図の
パルス発振器４と同じパルス出力を得ている。
同図においては、商用電源Ｓが全波整流回路１の入力端
子に接続され、全波整流回路１の出力端子は積分器2,3
のそれぞれの入力端子に接続されている。積分器2,3の
出力端子はそれぞれコンパレータ8,9の正入力端子に接
続され、コンパレータ8,9の負入力端子には電圧設定器1
3から設定値が入力されている。コンパレータ8,9の出力
端子はそれぞれラッチ10,11のデータ入力端子に接続さ
れ、ラッチ10,11の出力端子はNANDゲート12の二つの入
力端子に各々接続されている。さらにパルス発振器４の
出力信号はラッチ10のラッチ端子LTとシフトレジスタ５
の入力端子とシフトレジスタ６の入力端子に各々接続さ
れている。シフトレジスタ５の出力端子はラッチ11のラ
ッチ端子LTとシフトレジスタ７の入力端子に各々接続さ
れている。そして、シフトレジスタ6,7の出力信号はそ
れぞえ積分器2,3へリセット信号として入力される。 第４図はこの回路の各部の動作波形を示す。なお第４
図のａ〜ｊおよびＰFの波形は第１図のａ〜ｊおよびＰF
の信号に各々対応した波形である。 このような回路構成において、パルス発振器４の出力
波形は第４図のｂに示すように電源周期Ｔの1/2の周期
でオン幅の狭いパルスとしている。またシフトレジスタ
５では、そのパルスｂの位相をT/4遅らせている。さら
に、シフトレジスタ6,7では入出力間のパルスが重なら
ない程度に出力のパルスを極く僅かだけ遅らせている。
その結果、積分器2,3の動作はT/4の位相差で各々がT/4
の周期毎に積分とリセットを繰返し、その各々の積分出
力d,eのリセット直前の積分値をそれぞれコンパレータ
8,9を介し電圧設定器13の出力ｆと比較し、この各コン
パレータ8,9比較出力g,fをそれぞれラッチ10,11にラッ
チさせ、さらにこの各ラッチ10,11の出力i,jをNAND回路
12に取込み、この回路12の出力ＰFを停電検出信号とし
ている。 従って第４図では時点t1に停電を生じた場合、この時
点t1以後では積分器2,3の出力d,eは殆ど増加しなくなる
ため、コンパレータ8,9の出力g,hは“L"レベルのままと
なり、従ってラッチ10の出力ｉの時点t2から、またラッ
チ11の出力ｊは時点t3からそれぞれ“L"レベルに切換わ
る。これにより時点t2以降、NAND回路12の出力としての
停電検出信号ＰFが“H"レベルの信号として出力され
る。 この第１図では位相差のある二つの積分値d,eから個
別に停電を検出しているため、実際の停電から少なくと
もT/2周期以内の検出が可能となる。 ２）第２発明について： 第２図は第２発明の実施例としての回路構成を示す。
同図においては、コンパレータ15の正入力端子には商用
電源Ｓがフィルタ14を介し接続され、このコンパレータ
15の負入力端子には0Vが接続されている。EXOR回路17の
二つの入力端子の一方にはコンパレータ15の出力が直接
接続され、他方の入力端子にはコンパレータ15の出力が
PLL回路16を介し接続されている。さらにEXOR回路17の
出力は、抵抗19,コンデンサ29から成るローパスフィル
タを介してコンパレータ21の正入力端子に接続されてい
る。コンパレータ21の負入力端子には電圧設定器22から
の設定値が入力されている。そしてこのコンパレータ21
の出力を停電検出信号ＰFとしている。 このような回路構成で、コンパレータ15は商用電源電
圧の正弦波を50％デューティの矩形波に変換し、この矩
形波に位相同期した第二の矩形波をPLL回路16により作
り、そしてEXOR回路17,抵抗19,コンデンサ20の回路で二
つの矩形波の位相差を検出している。そして、コンパレ
ータ21でその位相差を判定することで、停電を検出して
いる。ここで実際に停電が生じるとコンパレータ15の出
力の矩形波は同時に消滅するが、PLL回路16で作り出し
ている第二の矩形波は少なくとも数サイクルの間は大き
な変化を生じない。そのためEXOR回路17では大きな位相
差が検出され、その結果、コンパレータ21により停電が
検出される。なおここでEXOR回路17以降コンパレータ21
までの回路を停電判定回路23と呼ぶ。 ３）第３発明について： 第３図は第３発明の実施例としての回路構成を示す。
同図は、第１図に第３図を加えた構成で、さらに第１図
の停電検出信号と第２の停電検出信号の論理和をOR回路
27で得ている。さらにPLL回路16の出力を抵抗25,コンデ
ンサ26,EXOR回路24から成る回路に通すことで第１図の
パルス発振器４と同じパルス出力を得ている。
商用交流電源Ｓの停電を検出する停電検出回路におい
て、第１発明によれば、前記商用交流電源Ｓの電圧波形
の絶対値を検出するための全波整流回路１と、 それぞれ前記全波整流回路１の出力信号を積分し、前
記商用交流電源Ｓの半周期毎にその積分値をリセット
し、このリセットの位相が互いに前記商用交流電源Ｓの
ほぼ４分の１周期異なる積分器2,3と、 この積分器2,3各々のリセット直前の出力信号と設定
値とを比較し、該２つの出力信号の何れか一方が該設定
値を下回ったとき停電と判定する判定回路としてのコン
パレータ8,ラッチ10,11,NAND回路12などとを備えたもの
とし、 第２発明によれば、前記商用交流電源Ｓの電圧と位相
の同期した信号を出力するためのPLL回路16と、前記PLL
回路16の出力信号の位相と上記商用交流電源Ｓの電圧の
位相とを比較し、この２つの位相の差が所定値以上にな
ったとき停電と判定する判定回路23とを備えたものと
し、 また第３発明によれば、前記第１発明および第２発明
の各停電検出回路を兼ね備えたものとしたので、 従来方式に比べノイズによる誤検出に強く、しかも検
出速度の早い停電検出回路を実現できる。
て、第１発明によれば、前記商用交流電源Ｓの電圧波形
の絶対値を検出するための全波整流回路１と、 それぞれ前記全波整流回路１の出力信号を積分し、前
記商用交流電源Ｓの半周期毎にその積分値をリセット
し、このリセットの位相が互いに前記商用交流電源Ｓの
ほぼ４分の１周期異なる積分器2,3と、 この積分器2,3各々のリセット直前の出力信号と設定
値とを比較し、該２つの出力信号の何れか一方が該設定
値を下回ったとき停電と判定する判定回路としてのコン
パレータ8,ラッチ10,11,NAND回路12などとを備えたもの
とし、 第２発明によれば、前記商用交流電源Ｓの電圧と位相
の同期した信号を出力するためのPLL回路16と、前記PLL
回路16の出力信号の位相と上記商用交流電源Ｓの電圧の
位相とを比較し、この２つの位相の差が所定値以上にな
ったとき停電と判定する判定回路23とを備えたものと
し、 また第３発明によれば、前記第１発明および第２発明
の各停電検出回路を兼ね備えたものとしたので、 従来方式に比べノイズによる誤検出に強く、しかも検
出速度の早い停電検出回路を実現できる。
第１図ないし第３図はそれぞれ第１発明ないし第３発明
の実施例としての回路図、 第４図は第１図の各部の波形図、 第５図，第６図はそれぞれ従来の異なる停電検出回路例
を示す図である。 S:商用電源、2,3:積分器、4:パルス発振器、５〜7:シフ
トレジスタ、8,9,15:コンパレータ、10,11:ラッチ、12:
NAND回路、16:PLL回路、23:停電判定回路、24:EXOR回
路、25:抵抗、26:コンデンサ、27:OR回路、ＰF：停電検
出信号。
の実施例としての回路図、 第４図は第１図の各部の波形図、 第５図，第６図はそれぞれ従来の異なる停電検出回路例
を示す図である。 S:商用電源、2,3:積分器、4:パルス発振器、５〜7:シフ
トレジスタ、8,9,15:コンパレータ、10,11:ラッチ、12:
NAND回路、16:PLL回路、23:停電判定回路、24:EXOR回
路、25:抵抗、26:コンデンサ、27:OR回路、ＰF：停電検
出信号。
Claims (3)
- 【請求項１】商用交流電源の停電を検出する停電検出回
路において、 前記商用交流電源の電圧波形の絶対値を検出するための
全波整流回路と、 それぞれ前記全波整流回路の出力信号を積分し、前記商
用交流電源の半周期毎にその積分値をリセットし、この
リセットの位相が互いに前記商用交流電源のほぼ４分の
１周期異なる第1,第２の積分回路と、 この第１、第２の積分回路各々のリセット直前の出力信
号と設定値とを比較し、該２つの出力信号の何れか一方
が該設定値を下回ったとき停電と判定する判定回路とを
備えたことを特徴とする停電検出回路。 - 【請求項２】商用交流電源の停電を検出する停電検出回
路において、 前記商用交流電源の電圧と位相の同期した信号を出力す
るためのPLL回路と、前記PLL回路の出力信号の位相と上
記商用交流電源電圧の位相とを比較し、この２つの位相
の差が所定値以上になったとき停電と判定する判定回路
とを備えたことを特徴とする停電検出回路。 - 【請求項３】商用交流電源の停電を検出する停電検出回
路において、 前記商用交流電源の電圧と位相の同期した信号を出力す
るためのPLL回路と、前記PLL回路の出力信号の位相と上
記商用交流電源電圧の位相とを比較し、この２つの位相
の差が所定値以上になったとき停電と判定する第１の判
定回路と、 前記商用交流電源の電圧波形の絶対値を検出するための
全波整流回路と、 それぞれ前記全波整流回路の出力信号を積分し、前記PL
L回路の出力信号の半周期毎にその積分値をリセット
し、このリセットの位相が互いに前記商用交流電源のほ
ぼ４分の１周期異なる第1,第２の積分回路と、 この第１、第２の積分回路各々のリセット直前の出力信
号と設定値とを比較し、該２つの出力信号の何れか一方
が該設定値を下回ったとき停電と判定する第２の判定回
路とを備えたことを特徴とする停電検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20841290A JP2658527B2 (ja) | 1990-08-06 | 1990-08-06 | 停電検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20841290A JP2658527B2 (ja) | 1990-08-06 | 1990-08-06 | 停電検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0495776A JPH0495776A (ja) | 1992-03-27 |
| JP2658527B2 true JP2658527B2 (ja) | 1997-09-30 |
Family
ID=16555814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20841290A Expired - Lifetime JP2658527B2 (ja) | 1990-08-06 | 1990-08-06 | 停電検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658527B2 (ja) |
-
1990
- 1990-08-06 JP JP20841290A patent/JP2658527B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0495776A (ja) | 1992-03-27 |
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