KR940000929B1 - 디지틀 주파수 편이 키잉 복조회로 - Google Patents

디지틀 주파수 편이 키잉 복조회로 Download PDF

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    • H—ELECTRICITY
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    • H03K7/00—Modulating pulses with a continuously-variable modulating signal

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Abstract

내용 없음.

Description

디지틀 주파수 편이 키잉 복조회로
제1도는 입력데이타와 FSK 변조신호와의 관계 파형도.
제2도는 종래의 FSK 복조회로의 구성도.
제3도는 본 발명의 따른 FSK 복조회로의 구성도.
제4도는 제3도의 각 부분의 동작 파형도.
제5도는 제3도의 일실시예에 따른 구체회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 영교차검출회로 12,13 : 제1,2단안정회로
14 : 엣지검출기 15,16 : 제3,4단안정회로
17,18 : 논리곱게이트 19,20 : 제5,6단안정회로
21 : 비교기
본 발명은 주파수 편이 키잉(Frequency Shift Keying : 이하 “FSK”라 칭함) 변조신호를 복조하는 회로에 관한 것으로, 특히 단안정회로(monostable circuit)를 이용한 FSK 변조신호를 복조하는 FSK 복조회로에 관한 것이다.
일반적으로 FSK 변조신호 S(t)는 하기 (1)식과 같이 표현된다.
[수학식 1]
Figure kpo00002
상기 (1)식에서 fc는 캐리어 주파수이고, △f는 주파수 편이이며, an은 입력데이타가 논리 “1”인 경우에는 1이되고 입력데이타가 논리 “0”인 경우에는 0이 된다.
상기 (1)식에서 보는 바와같이 FSK 변조신호는 변조되는 입력데이타의 논리상태에 따라 변조신호의 주파수가 결정된다. 따라서 입력데이타가 논리 “1”인 경우에 변조신호의 주파수를 제 1 주파수 f+라 하고 입력 데이타가 0인 경우에 변조신호의 주파수를 제 2 주파수 f-라 하면, 각각 하기 (2), (3)식과 같이 된다.
[수학식 2]
Figure kpo00003
[수학식 3]
Figure kpo00004
제1도는 변조될 입력데이타와 변조신호와의 관계를 도시한 파형도로서, 입력데이타가 논리 “1”인 경우는 변조신호의 주파수가 제 1 주파수 f+로 되고 입력데이타가 논리 “0”인 경우는 변조신호의 주파수가 제 2 주파수 f-로 되는 것을 나타낸다.
이에따라 FSK 복조신호를 복조하기 위한 복조회로에서는 수신되는 변조신호로 부터 서로 다른 일정한 제 1 주파수 f+와 제 2 주파수 f-를 판별하는 것이 무엇보다 중요한 문제가 되어왔었다.
이러한 FSK 복조회로서 종래에 일반적으로 사용되어 왔던 방식은 주파수변별기(discriminator)를 이용하는 방식과, 위상동기루프(PLL)를 이용하는 방식과, 대역통과필터와 정류기 및 비교기를 이용하는 방식등이 있다.
상기한 방식중 대역통과필터와 정류기 및 비교기를 이용하는 방식의 FSK 복조회로의 한 예를 제2도에 나타내었다. 제2도의 FSK 복조회로는 제 1 주파수 f+와 제 2 주파수 f-를 통과대역이 서로 다른 두개의 대역통과필터(1,2)로 선택하여 통과시킨 후 각각을 정류기(3,4)와 저역통과필터(5,6)로서 직류성분으로 바꾼 다음 이 두신호를 상호 비교함으로써 원래의 데이타를 복조한다.
따라서 상기한 바와 같이 종래의 FSK 복조회로는 대부분의 회로가 아날로그(analog)회로로 구성되어 있음으로써 회로 제작에 필요한 부품의 수가 많아지고 크기가 커지기 때문에 소형화하거나 집적회로(IC)로 제작하기 곤란한 문제가 있었다.
따라서 본 발명의 목적은 단안정회로를 사용한 일정 주파수 검출에 의해 FSK 변조신호를 복조할 수 있는 디지틀 주파수 편이 키잉 복조회로를 제공함에 있다.
이하 본 발명을 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 FSK 복조회로의 블럭구성도로서, FSK 변조신호와 영교차점을 검출하여 검출된 영교차점마다 논리상태가 반전되는 구형파신호를 발생하는 영교차검출회로(zero-cross detector)(11)와, 영교차검출회로(11)에서 발생되는 구형파신호의 엣지(edge)를 검출하여 엣지가 검출될때마다 엣지검출신호를 발생하는 엣지검출기(14)와, 영교차검출회로(11)에서 발생되는 구형파신호가 제 1 논리상태에서 제 2 논리상태로 천이할때마다 트리거(trigger)되어 제 1 주파수 f+의 1/2주기보다 짧은 제 1 펄스폭 TA를 가지는 펄스신호를 발생하는 제 1 단안정회로(12)와, 제 1 단안정회로(12)에서 발생되는 펄스신호가 제 2 논리상태에서 제 1 논리상태로 천이할 때마다 트리거되어 제 1 펄스폭 TA보다 짧은 제 2 펄스폭 TB를 가지는 펄스신호를 발생하는 제 3 단안정회로(15)와, 엣지검출기(14)와 제 3 단안정회로(15)의 출력을 논리곱하여 제 3 단안정회로(15)에서 발생되는 펄스신호의 펄스기간동안에 엣지검출기(14)에서 발생되는 엣지검출신호만을 출력하는 제 1 논리곱게이트(17)와, 제 1 논리곱게이트(17)에서 출력되는 엣지검출신호에 의해 트리거되어 제 1 주파수 f+의 1주기보다 긴 제 3 펄스폭 TC를 가지는 펄스신호를 발생하는 제 5 단안정회로(19)와, 영교차검출회로(11)에서 발생되는 구형파신호가 제 1 논리상태에서 제 2 논리상태로 천이할때마다 트리거되어 제 1 주파수 f+의 1/2주기보다 길면서 제 2 주파수 f-의 1/2주기보다 짧은 제 4 펄스폭 TX를 가지는 펄스신호를 발생하는 제 2 단안정회로(13)와, 제 2 단안정회로(13)에서 발생되는 펄스신호가 제 2 논리상태에서 제 1 논리상태로 천이할 때마다 트리거되어 제 1 펄스폭 TA보다 짧은 제 5 펄스폭 TY를 가지는 펄스신호를 발생하는 제 4 단안정회로(16)와, 엣지검출기(14)와 제 4 단안정회로(16)의 출력을 논리곱하여 제 4 단안정회로(16)에서 발생되는 펄스신호의 펄스기간동안에 엣지검출기(14)에서 발생되는 엣지검출신호만을 출력하는 제 2 논리곱게이트(18)와, 제 2 논리곱게이트(18)와, 제 2 논리곱게이트(18)에서 출력되는 엣지검출신호에 의해 트리거되어 제 2 주파수 f-의 1주기보다 긴 제 6 펄스폭 TZ를 가지는 펄스신호를 발생하는 제 6 단안정회로(20)와, 제5, 제 6단안정회로(19, 20)에서 각각 출력되는 펄스신호를 상호 비교하여 비교 결과에 따라 원래의 데이타를 복조하는 비교기(21)로 구성한다.
제4도는 제3도의 각 부분의 동작파형도이고, 제5도는 제3도의 일실시예에 따른 구체회로도이다.
제5도에서 영교차검출회로(11)는 캐패시터(C1-C2)와 저항(R1-R4)과 연산증폭기(OP1)로 구성한다. 만일 검출하려는 FSK 변조신호의 주파수가 높을 경우라면, 연산증폭기(OP1)는 스위칭속도가 빠른 연산증폭기를 사용한다. 영교차검출회로(11)는 입력신호의 영교차점을 검출하여 검출된 영교차점마다 논리상태가 반전되는 구형파 신호를 발생하는 일반적인 회로이다.
제1-제 6 단안정회로(12-16, 19-20)는 미합중국 RCA사의 CD4047과 같은 CMOS 집적회로인 단안정 멀리바이브레이터(monostable multivibrator)(MM1-MM6)을 사용하여 구성하며, 각각 펄스폭을 설정하기 위해 저항(RA,RB,RC,RX,RY,RZ) 및 캐패시터(CA,CB,CC,CX,CY,CZ)를 대응 접속한다. 일반적으로 단안정멀티바이브레이터는 입력되는 펄스신호의 상승엣지 또는 하강엣지마다 트리거되어 외부에 접속되는 저항 및 캐패시터에 의해 설정되는 펄스폭을 가지는 펄스신호를 발생한다. 만일 부입력단자(-)가 접지에 연결되어 있는 상태에서 정입력단자(+)에 신호를 입력시킬 경우에는 입력되는 펄스신호의 상승엣지마다 트리거되어 일정 펄스폭을 가지는 펄스신호를 발생한다. 이와 달리 정입력단자(+)가 전원전압(Vcc)에 연결되어 있는 상태에서 부입력단자(-)에 신호를 입력시킬 경우에는 입력되는 펄스신호의 하강엣지마다 트리거되어 일정펄스폭을 가지는 펄스신호를 발생한다. 여기서 상승엣지라 함을 펄스신호의 논리상태가 제 2 논리상태에서 제 2 논리상태로 천이하는 순간, 즉 논리 “로우”에서 논리 “하이”로 천이하는 순간을 말한다. 또한 하강엣지라 함은 펄스신호의 논리상태가 제 2 논리상태에서 제 1 논리상태로 천이하는 순간 즉, 논리 “하이”에서 논리 “로우”로 천이하는 순간을 말한다.
엣검출기(14)는 저항(R5)과 캐패시터(C3)로 이루어지는 RC지연회로와, 배타적논리합게이트(XOR1)로 구성한다. 엣지검출기(14)는 입력되는 구형파신호의 상승엣지 및 하강엣지를 검출하여 엣지가 검출될때마다 엣지검출신호를 발생하는 일반적인 회로이다.
이하 본 발명에 따른 동작예를 첨부한 제3도 내지 제5도를 참조하여 상세히 설명한다.
먼저 제4도(a)와 같은 파형으로 수신되는 FSK 복조신호는 영교차검출회로(11)에 입력된다. 그러면 영교차검출회로(11)는 입력되는 FSK 복조신호의 영교차점을 검출하여 검출된 영교차점마다 논리상태가 반전되는 제4도(b)와 같은 파형의 구형파신호를 발생한다. 영교차검출회로(11)에서 발생된 구형파신호는 엣지검출기(14)와 제1, 제2단안정회로(12,13)에 동시에 인가된다.
엣지검출기(14)는 영교차검출회로(11)로부터 입력되는 구형파신호의 상승엣지 및 하강엣지를 검출하여 엣지가 검출될때마다 엣지검출신호를 제4도(e)와 같이 발생한다. 엣지검출기(14)에서 발생되는 엣지검출신호는 제1, 제2논리곱게이트(17,18)의 각 일입력단자에 공통으로 인가된다.
그리고 제 1 단안정회로(12)는 영교차검출회로(11)로부터 입력되는 구형파신호의 상승엣지마다 트리거되어 제4도(c)와 같이 제 1 펄스폭 TA를 가지는 펄스신호를 발생한다. 여기서 제 1 단안정회로(12)는 FSK 변조신호에 나타나는 제1주파수 f+를 검출하기 위해 제1펄스폭 TA를 저항(RA) 및 캐패시터(CA)에 의해 제1주파수 f+의 1/2주기 즉, 1/2f+보다 약간 짧게 설정한다. 제1단안정회로(12)에서 발생되는 펄스신호는 제3단안정회로(15)에 인가된다. 제3단안정회로(15)는 제4도(b)와 같은 구형파신호에서 상승엣지가 발생한 순간부터 하강엣지가 발생하는 구간을 예측하기 위해 제4도(d)와 같이 제2펄스폭 TB를 가지는 펄스신호를 발생시키기 위한 것이다. 제3단안정회로(15)는 입력되는 제1펄스폭 TA의 펄스신호의 하강엣지에 의해 트리거되어 제4도(d)와 같이 제2펄스폭 TB를 가지는 펄스신호를 발생한다. 여기서 제2펄스폭 TB는 제1펄스폭 TA보다 짧게 설정하는데, 예를 들어 2(1/2f+,-TA)가 되도록 저항(RB) 및 캐패시터(CB)에 의해 설정한다. 그러면 제1주파수 f+에 대하여 엣지검출기(14)에서 발생되는 엣지검출신호는 1/2f+에 되는 지점 즉, 제2펄스폭 TB의 중간지점에서 발생하는 것이 된다. 제3단안정회로(15)에서 발생된 펄스신호는 제1논리곱게이트(17)의 다른 입력단자에 인가된다. 이예따라 제1논리곱게이트(17)는 엣지검출기(14)에서 발생되는 엣지검출신호와 제3단안정회로(15)에서 발생된 펄스신호를 논리곱함으로써 제3단안정회로(15)에서 발생되는 펄스신호의 펄스기간동안 즉, 제2펄스폭 TB동안에 발생된 엣지검출신호만을 제4도(f)와 같이 제5단안정회로(19)로 출력한다. 제1논리곱게이트(17)는 엣지검출기(14)에서 발생된 엣지검출신호가 예측구간인 제2펄스폭 TB내에서 발생되었는지의 여부를 판단하기 위해 사용한 것이다.
만일 제1주파수 f+가 입력되는 상태라면 제2펄스폭 TB내에서 엣지검출신호가 발생하여 제1논리곱게이트(17)를 통해 제5단안정회로(19)에 인가되나, 제1주파수 f+가 아닌 다른 주파수가 입력되는 상태일 경우에는 제2펄스폭 TB를 벗어나 엣지검출신호가 발생하므로 제1논리곱게이트(17)를 통과하지 못한다. 제5단안정회로(19)는 제1논리곱게이트(17)를 통과한 엣지검출신호에 의해 제2주파수 f+가 계속 검출되는 상태를 논리 “1”상태로 유지시키기 위한 것이다. 제5단안정회로(19)는 제1논리곱게이트(17)에서 출력되는 엣지검출신호에 의해 트리거되어 제4도(g)와 같이 제3펄스폭 TC를 가지는 펄스신호를 발생한다. 여기서 영교차회로(11)에서 발생되는 구형파 신호의 엣지가 제1주파수 f+의 매주기마다 제1논리곱게이트(17)을 통과하므로 제3펄스폭 TC는 제1주파수 f+의 1주기보다 약간 길게 저항(RC) 및 캐패시터(CC)에 의해 설정한다. 그러면 제5단안정회로(19)는 제1주파수 f+가 계속 입력되는 동안 제3펄스폭 TC내에서 계속 재트리거(retrigger)됨으로써 출력신호를 계속 논리 “1”상태로 유지하게 된다. 만일 제1주파수 f+가 아닌 다른 주파수가 입력될 경우에는 제 1 논리곱게이트(17)를 통과하는 엣지검출신호가 없으므로 재트리거가 되지 않아 제5단안정회로(19)의 출력은 논리 “0”상태로 환원된다.
상기와 같은 상태에서 FSK 변조신호가 제1주파수 f+에서 제2주파수 f-로 바뀌면 제3단안정회로(15)의 제2펄스폭 TB를 벗어나서 엣지검출신호가 발생하게 됨으로써 제1논리곱게이트(17)를 통과하는 엣지검출신호가 없기 때문에 제5단안정회로(19)는 트리거되지 않으므로 논리 “0”상태로 있게 된다.
한편 제2당안정회로(13)는 영교차검출회로(11)로부터 입력되는 구형파신호의 하강엣지마다 트리거되어 제4도(h)와 같이 제4펄스폭 TX를 가지는 펄스신호를 발생한다. 여기서 제2단안정회로(13)는 FSK 변조신호에 나타나는 제2주파수 f-를 검출하기 위해 제4펄스폭 TX를 저항(RX) 및 캐패시터(CX)에 의해 제1주파수 f+의 1/2주기보다 길면서 제2주파수 f-의 1/2주기 즉, 1/2f-보다 약간 짧게 설정한다. 제 2 안정회로(13)에서 발생되는 펄스신호는 제4단안정회로(17)에 인가된다. 제4단안정회로(16)는 제4도(b)와 같은 구형파신호에서 상승엣지가 발생한 순간부터 하강엣지가 발생하는 구간을 예측하기 위해 제4도(i)와 같이 제5펄스폭 TY를 가지는 펄스신호를 발생시키기 위한 제4단안정회로(16)는 입력되는 제4펄스폭 TY를 가지는 펄스신호를 발생한다. 여기서 제5펄스폭 TY는 제1펄스폭 TA보다 짧게 설정하는데, 에를들어 2/(1/2f--TX)가 되도록 저항(RY) 및 캐패시터(CZ)에 의해 설정한다.
그러면 제2주파수 f-에 대하여 엣지검출기(14)에서 발생되는 엣지검출신호는 1/2f-가 되는 지점 즉, 제5펄스폭 TY의 중간지점에서 발생하는 것이 된다. 제4단안정회로(16)에서 발생된 펄스신호는 제2논리곱게이트(18)의 다른 입력단자에 인가된다. 제2논리곱게이트(18)는 엣지검출기(14)에서 발생되는 엣지검출신호와 제4단안정회로(16)에서 발생된 펄스신호를 논리곱함으로써 제4단안정회로(16)에서 발생되는 펄스신호의 펄스기간동안 즉, 제5펄스폭 TY동안에 발생된 엣지검출신호만을 제4도(j)와 같이 제6단안정회로 (20)로 출력한다. 제2논리곱게이트(18)는 엣지검출기(14)에서 발생된 엣지검출신호가 예측구간이 제5펄스폭 TY내에서 발생되었는지의 여부를 판단하기 위해 사용한 것이다. 만일 제2주파수 f-가 입력되는 상태라면 제5펄스폭 TY내에서 엣지검출신호가 발생하여 제2논리곱게이트(18)를 통해 제6단안정회로(20)에 인가되나, 제2주파수 f-가 아닌 다른 주파수가 입력되는 상태일 경우에는 제5펄스폭 TY를 벗어나 엣지검출신호가 발생하므로 제2논리곱게이트(18)를 통과하지 못한다. 제6단안정회로(20)는 제2논리곱게이트(18)를 통과한 엣지검출신호에 의해 제2주파수 f-가 계속 검출되는 상태를 논리 “1”상태로 유지시키기 위한 것이다.
제6단안정회로(20)는 제2논리곱게이트(18)에서 출력되는 엣지검출신호에 의해 트리거되어 제4도(k)와 같이 제6펄스폭 TZ를 가지는 펄스신호를 발생한다. 여기서 영교차회로(11)에서 발생되는 구형파신호의 엣지가 제2주파수 f-의 매주기마다 제2논리곱게이트(18)를 통과하므로 제6펄스폭 TZ는 제2주파수 f-의 1주기보다 약간 길게 저항(RZ) 및 캐패시터(CZ)에 의해 설정한다. 그러면 제6단안정회로(20)는 제2주파수 f-가 계속 입력되는 동안에 제6펄스폭 TZ내에서 계속 재트리거됨으로써 출력신호를 계속 논리 “1”상태로 유지하게 된다. 만일 제2주파수 f-가 아닌 다른 주파수가 입력될 경우에는 제2논리곱게이트(18)를 통과하는 엣지검출신호가 없으므로 재트리거가 되지 않아 제6단안정회로(20)의 출력은 논리 “0”상태로 환원된다.
상기한 바와 같이 제5,제6단안정회로(19,20)에서 출력되는 신호는 비교기(21)에 인가되는데, 제5단안정회로(19)에서 출력되는 신호는 비교기(21)의 비반전입력단자(+)에 인가되고 제6단안정회로(20)에서 출력되는 신호는 비교기(21)의 반전입력단자(-)에 인가된다. 여기서 비교기(21)는 제5, 제6단안정회로(19,20)의 출력을 상호 비교하여 비교 결과에 따라 원래의 데이타를 복원하기 위한 것이다. 만일 원래의 입력데이타가 논리 “1”인 경우에는 제1주파수 f+가 입력되므로 제5단안정회로(19)의 출력은 논리 “1”이 되고 제6단안정회로(20)의 출력은 논리 “0”인 경우에는 제2주파수 f-가 입력되므로 제5단안정회로(19)의 출력은 논리 “0”이 되고 제6단안정회로(20)의 출력은 논리 “1”이 됨으로써 비교기(21)의 출력은 논리 “0”이 된다. 따라서 비교기(21)의 출력은 제4도(l)과 같이 원래의 데이타가 복원된 상태가 된다.
상술한 바와 같이 본 발명은 단안정회로를 사용하여 일정 주파수를 검출함으로써 FSK 변조신호를 복조하는 회로로서 대부분의 회로가 디지틀로 제작할 수 있으면서 집적회로의 제작이 가능하고 소형화할 수 있는 잇점이 있다.

Claims (1)

  1. 서로 다른 일정, 제1, 제2주파수가 나타나는 주파수 편이 키잉 변조신호를 수신하여 원래의 데이타를 복원하는 주파수 편이 키잉 복조회로에 있어서, 상기 주파수 편이 키잉 변조신호의 영교차점을 검출하여 검출된 영교차점마다 논리상태가 반전되는 구형파신호를 발생하는 영교차검출회로(11)와, 상기 영교차검출회로(11)에서 발생되는 구형파신호의 엣지를 검출하여 엣지가 검출될때마다 엣지검출신호를 발생하는 엣지검출기(14)와, 상기 영교차검출회로(11)에서 발생되는 구형파신호가 제1논리상태에서 제2논리상태로 천이할 때마다 트리거되어 상기 제1주파수의 1/2주기보다 짧은 제1펄스폭을 가지는 펄스신호를 발생하는 제1단안정회로(12)와, 상기 제1단안정회로(12)에서 발생되는 펄스신호가 상기 제2논리상태에서 제1논리상태로 천이할 때마다 트리거되어 제1펄스폭 보다 짧은 제2펄스폭을 가지는 펄스신호를 발생하는 제3단안정회로(15)와, 상기 엣지검출기(14)와 제3단안정회로(15)의 출력을 논리곱하여 상기 제3단안정회로(15)에서 발생되는 펄스신호의 펄스기간동안에 엣지검출기(14)에서 발생되는 엣지검출신호만을 출력하는 제1논리곱게이트(17)와, 상기 제1논리곱게이트(17)에서 출력되는 엣지검출신호에 의해 트리거되어 제1주파수의 1주기보다 긴 제3펄스폭을 가지는 펄스신호를 발생하는 제5단안정회로(19)와, 상기 영교차검출회로(11)에서 발생되는 구형파신호가 제1논리상태에서 상기 제2논리상태로 천이할때마다 트리거되어 상기 제1주파수의 1/2주기보다 길면서 상기 제2주파수의 1/2주기보다 짧은 제4펄스폭을 가지는 펄스신호를 발생하는 제2단안정회로(13)와, 상기 제2단안정회로(13)에서 발생되는 펄스신호가 제2논리상태에서 제1논리상태로 천이할 때마다 트리거되어 상기 제1펄스폭보다 짧은 제5펄스폭을 가지는 펄스신호를 발생하는 제4단안정회로(16)와, 상기 엣지검출기(14)와 제4단안정회로(16)의 출력을 논리곱하여 상기 제4단안정회로(16)에서 발생되는 펄스신호의 펄스기간동안에 상기 엣지검출기(14)에서 발생되는 엣지검출신호만을 출력하는 제2논리곱게이트(18)와, 제2논리곱게이트(18)와, 제2논리곱게이트(18)에서 출력되는 엣지검출신호에 의해 트리거되어 상기 제2주파수의 1주기보다 긴 제6펄스폭을 가지는 펄스신호를 발생하는 제6단안정회로(20)와, 상기 제5, 제6단안정회로(19,20)에서 각각 출력되는 펄스신호를 상호 비교하여 비교 결과에 따라 원래의 데이타를 복조하는 비교기(21)로 구성하는 것을 특징으로 하는 디지틀 주파수 편이 키잉 복조회로.
KR1019890013686A 1989-09-22 1989-09-22 디지틀 주파수 편이 키잉 복조회로 KR940000929B1 (ko)

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KR100290284B1 (ko) * 1997-11-18 2001-05-15 윤종용 카운터를 구비한 주파수 천이 키잉 복조기
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