JPS6143819A - 位相比較器 - Google Patents
位相比較器Info
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- JPS6143819A JPS6143819A JP59166719A JP16671984A JPS6143819A JP S6143819 A JPS6143819 A JP S6143819A JP 59166719 A JP59166719 A JP 59166719A JP 16671984 A JP16671984 A JP 16671984A JP S6143819 A JPS6143819 A JP S6143819A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- signal
- phase difference
- voltage
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、位相比較器に関し、特にたとえばＰＬＬ
（Ｐｈａｓｅ １−ｏｃｋａｄ １ｏｏｐ ：位相同
期回路）等の位相制御回路に使用する位相比較器の改良
に関する。
（Ｐｈａｓｅ １−ｏｃｋａｄ １ｏｏｐ ：位相同
期回路）等の位相制御回路に使用する位相比較器の改良
に関する。
［従来技術］
第１図は従来の位相比較器を示す回路図である。
図において、この回路はＮ、ＲＺ （Ｎ ｏｎ −Ｒｅ
ｔｕｒｎ−ｔｏ−２ｅｒｏ）のディジタル信号（以下、
信号ＮＲＺと称す）と、り０ツクパルスＯＫとの位相差
を検出するための回路である。単安定マルチバイブレー
タ１には、前記信号ＮＲＺが与えられる。
ｔｕｒｎ−ｔｏ−２ｅｒｏ）のディジタル信号（以下、
信号ＮＲＺと称す）と、り０ツクパルスＯＫとの位相差
を検出するための回路である。単安定マルチバイブレー
タ１には、前記信号ＮＲＺが与えられる。
単安定マルチバイブレータ１はこの信号ＮＲＺがレベル
変化を起こすごとに時間幅Ｔ／２のパルスＰ１を出力す
る。このパルスＰ１は排他的論理引回１２の一方入力に
与えられる。また、排他的論理和回路２の他方入力には
、前記クロックパルスＯＫが与えられる。なお、クロッ
クパルスＯＫはその周期が約Ｔに選ばれている。排他的
論理和回路２の出力ＥＸＯＲは、ローパスフィルタ３に
与えられ、平滑される。
変化を起こすごとに時間幅Ｔ／２のパルスＰ１を出力す
る。このパルスＰ１は排他的論理引回１２の一方入力に
与えられる。また、排他的論理和回路２の他方入力には
、前記クロックパルスＯＫが与えられる。なお、クロッ
クパルスＯＫはその周期が約Ｔに選ばれている。排他的
論理和回路２の出力ＥＸＯＲは、ローパスフィルタ３に
与えられ、平滑される。
第２図は第１図に示した回路の各部の信号の波形図であ
り、区１１ｔ＋は定常状態を示し、区間ｔ２は定常状態
に対し信号ＮＲＺの位相が進んでいる場合を示し、区間
ｔ２は定常状態に対し信号ＮＲＺの位相が遅れている場
合を示す。
り、区１１ｔ＋は定常状態を示し、区間ｔ２は定常状態
に対し信号ＮＲＺの位相が進んでいる場合を示し、区間
ｔ２は定常状態に対し信号ＮＲＺの位相が遅れている場
合を示す。
定常状態においては、排他的論理１０回路２（７）Ｊｆ
ｊ力ＥＸＯＲには、ハイレベルの信号とローレベルの信
号とが均等に出現し、ローパスフィルタ３．）出力ＰＥ
１７）電圧＆ｔ （ＶＨ＋ＶＬ ）／２−Ｖｒ ｅ：。
ｊ力ＥＸＯＲには、ハイレベルの信号とローレベルの信
号とが均等に出現し、ローパスフィルタ３．）出力ＰＥ
１７）電圧＆ｔ （ＶＨ＋ＶＬ ）／２−Ｖｒ ｅ：。
となる。信号ＮＲＺの位相が進むと、信＠ＥＸＯＲには
ローレベルの出現が増加し、い、くｖ。
ローレベルの出現が増加し、い、くｖ。
ξ０となる。逆に、信号ＮＲＺの位相が遅れた場合には
、ハイレベルの出現が増加し、ＶＦ ｌ！＞ ＶＰＥｏ
となる。すなわち、クロックパルスＯＫと信号ＮＲＺと
の位相差に応じて信号ＰＥの電圧が変化し、第１図の回
路は位相比較器として働く。
、ハイレベルの出現が増加し、ＶＦ ｌ！＞ ＶＰＥｏ
となる。すなわち、クロックパルスＯＫと信号ＮＲＺと
の位相差に応じて信号ＰＥの電圧が変化し、第１図の回
路は位相比較器として働く。
上記従来方式による位相比較器においては、定常状態で
は、パルスＰ１の中心とクロックパルスＯＫのエツジと
が一致している。すなわち、信号ＮＲＺとクロックパル
スＣＫとの位相差はＴ／４が定常状態となる。したがっ
て、パルスＰ１の幅がＴ／２から（Ｔ／２）＋Δ王に変
動した場合には、信号ＮＲＺとり０ツクパルスＯＫとの
位相差は（Ｔ／４）−（ΔＴ／２）と変化する。一般に
、単安定マルチバイブレータは抵抗、コンデンサを用い
ているため、その出力パルスのパルス幅は電源電圧、抵
抗およびコンデンサの値により変化する。そのため、上
記従来方式では、パルスＰ１のパルス幅が変化しやすく
、それに応じて位相差が変動し検出誤差を生じやすいと
いう欠点があった。
は、パルスＰ１の中心とクロックパルスＯＫのエツジと
が一致している。すなわち、信号ＮＲＺとクロックパル
スＣＫとの位相差はＴ／４が定常状態となる。したがっ
て、パルスＰ１の幅がＴ／２から（Ｔ／２）＋Δ王に変
動した場合には、信号ＮＲＺとり０ツクパルスＯＫとの
位相差は（Ｔ／４）−（ΔＴ／２）と変化する。一般に
、単安定マルチバイブレータは抵抗、コンデンサを用い
ているため、その出力パルスのパルス幅は電源電圧、抵
抗およびコンデンサの値により変化する。そのため、上
記従来方式では、パルスＰ１のパルス幅が変化しやすく
、それに応じて位相差が変動し検出誤差を生じやすいと
いう欠点があった。
また、単安定マルチバイブレータ１に抵抗やコンデンサ
を用いるため、ＩＣ化しにくいという欠点があった。
を用いるため、ＩＣ化しにくいという欠点があった。
［発明の概要］
この発明は、上記従来方式による位相比較器の欠点の要
因である単安定マルチバイブレータを排除し、ＩＣ化に
適した位相比較器を提供することを目的とする。
因である単安定マルチバイブレータを排除し、ＩＣ化に
適した位相比較器を提供することを目的とする。
この発明は、要約すれば、そのパルス幅が第１の２ｉ［
信号と第２の２値信号との位相差に比例しかつ第１の２
億信号に同期した第１のパルスを発生し、さらに上記第
１のパルスに同期した第２のパルスを発生し、上記第１
のパルスと第２のパルスとに基づいて第１の２値信号と
第２の２値信号との位相差に比例する電圧信号を発生す
るようにしたものである。
信号と第２の２値信号との位相差に比例しかつ第１の２
億信号に同期した第１のパルスを発生し、さらに上記第
１のパルスに同期した第２のパルスを発生し、上記第１
のパルスと第２のパルスとに基づいて第１の２値信号と
第２の２値信号との位相差に比例する電圧信号を発生す
るようにしたものである。
この発明の上述の目的およびその他の目的と特徴は、図
面を参照して行なう以下の詳報な説明から一層明らかと
なろう。
面を参照して行なう以下の詳報な説明から一層明らかと
なろう。
第３図はこの発明の一実施例を示す回路図である。図に
おいて、この回路はフリップフロップ１０および１３と
、排他的論理和回路１１および１４と、インバータ１２
と、ローパスフィルタ１５とによって構成されている。
おいて、この回路はフリップフロップ１０および１３と
、排他的論理和回路１１および１４と、インバータ１２
と、ローパスフィルタ１５とによって構成されている。
フリップフロップ１０は、クロックパルスＣＫ（第２の
２値信号）の立下がりにおいて信号ＮＲＺ （第１の２
値信号）をラッチして信号Ｄ１を出力するものである。
２値信号）の立下がりにおいて信号ＮＲＺ （第１の２
値信号）をラッチして信号Ｄ１を出力するものである。
排他的論理和回路１１は、信号ＮＲＺと信号Ｄ１との排
他的論理和Ｐ１（第１のパルス）を出力するものである
。インバータ１２は、フッツブ７Ｏツブ１０にクロック
パルスＯＫの反転信号を供給するためのものである。フ
リップ７０ツブ１３は、信号Ｄ１をクロックパルスＧＫ
の立上がりでラッチし、その反転信号Ｄ２を出力するも
のである。
他的論理和Ｐ１（第１のパルス）を出力するものである
。インバータ１２は、フッツブ７Ｏツブ１０にクロック
パルスＯＫの反転信号を供給するためのものである。フ
リップ７０ツブ１３は、信号Ｄ１をクロックパルスＧＫ
の立上がりでラッチし、その反転信号Ｄ２を出力するも
のである。
排他的論理和回路１４は、信号Ｄ１とＤ２との排他的論
理和Ｐ２（第２のパルス）を出力するものである。ロー
パスフィルタ１５は、信号Ｐ１とＰ２の平均電圧を出力
するものである。
理和Ｐ２（第２のパルス）を出力するものである。ロー
パスフィルタ１５は、信号Ｐ１とＰ２の平均電圧を出力
するものである。
第４図は第３図の回路の各部の信号の波形を示す図であ
る。この第４図において、区間ｔ、は定常状態を示し、
区１１１ｊｚは定常状態に対し信号ＮＲＺの位相が進ん
だ場合を１区間ｔ、は遅れた場合を示す。
る。この第４図において、区間ｔ、は定常状態を示し、
区１１１ｊｚは定常状態に対し信号ＮＲＺの位相が進ん
だ場合を１区間ｔ、は遅れた場合を示す。
信号Ｄ１は信号ＮＲＺをクロックパルスＯＫの反転信号
ＯＫの立上がりでラッチしたものであるしたがって、信
号ＮＲＺとＤｌとの排他的論理和であるパルスＰ１は信
号ＮＲＺのレベル変化点で立上がりクロックパルスＣＫ
の立下がりにて終了するパルスとなり、第４図に示すご
とく信号ＮＲ２の位相変化に応じてパルス幅が変化する
。信号Ｄ２は、信号０１をクロックパルスＣＫの立上が
りにてラッチした信号を反転したものであり、両者の排
他的論理和であるパルスＰ２は信＠Ｄ１のレベル変化点
にて立下がりクロックパルスＣＫの立上がりにてハイレ
ベルに復帰するパルスとなる。
ＯＫの立上がりでラッチしたものであるしたがって、信
号ＮＲＺとＤｌとの排他的論理和であるパルスＰ１は信
号ＮＲＺのレベル変化点で立上がりクロックパルスＣＫ
の立下がりにて終了するパルスとなり、第４図に示すご
とく信号ＮＲ２の位相変化に応じてパルス幅が変化する
。信号Ｄ２は、信号０１をクロックパルスＣＫの立上が
りにてラッチした信号を反転したものであり、両者の排
他的論理和であるパルスＰ２は信＠Ｄ１のレベル変化点
にて立下がりクロックパルスＣＫの立上がりにてハイレ
ベルに復帰するパルスとなる。
そのパルス幅は、信号ＮＲＺのクロックパルスＣＫに対
する位相差に依存せず、りＯツクパルスＣＫの周期Ｔの
１／２のパルス幅である。
する位相差に依存せず、りＯツクパルスＣＫの周期Ｔの
１／２のパルス幅である。
第４図に示すごとく、信号ＮＲＺの位相が進んだ場合に
は、パルスＰ１のパルス幅が大きくなり、信号ＰＥの電
圧ｖｐｉは上昇する。逆に、位相が遅れた場合には、パ
ルスＰ１のパルス幅が狭くなり、ＶＰＥは下降する。す
なわち、クロックパルスＧＫと信号ＮＲＺとの位相差に
より信号ＰＥの電圧が変化する位相比較器として働く。
は、パルスＰ１のパルス幅が大きくなり、信号ＰＥの電
圧ｖｐｉは上昇する。逆に、位相が遅れた場合には、パ
ルスＰ１のパルス幅が狭くなり、ＶＰＥは下降する。す
なわち、クロックパルスＧＫと信号ＮＲＺとの位相差に
より信号ＰＥの電圧が変化する位相比較器として働く。
ここで、上記パルスＰ２の役割について説明する。この
パルスＰ２は、パルスＰ１の周波数変動によって生じる
信号ＰＥの電圧変動を除去するためのものである。もし
、パルスＰ１のみを平滑して信号ＰＥを得たとすれば、
パルスＰ１の周波数変動に応じて信号ＰＥの電圧も変動
する。パルスＰ１の周波数は信号ＮＲＺの周波数に依存
するから、結局信号ＮＲＺの周波数変動が信号ＰＥの電
圧変動となって現われる。これでは、正確な位相差を検
出することができない。そのため、パルスＰ２のような
パルスＰ１に同期する一定パルス幅のパルスを作り、こ
のパルスＰ２をパルスＰ１に加え合わせることで平溝電
圧に現われる周波数成分を除去するようにしているので
ある。これによって、パルスＰ１に周ｌｌ！！数変動が
生じても信号ＰＥの電圧は変動せず、常に正確な位相差
が検出できる。
パルスＰ２は、パルスＰ１の周波数変動によって生じる
信号ＰＥの電圧変動を除去するためのものである。もし
、パルスＰ１のみを平滑して信号ＰＥを得たとすれば、
パルスＰ１の周波数変動に応じて信号ＰＥの電圧も変動
する。パルスＰ１の周波数は信号ＮＲＺの周波数に依存
するから、結局信号ＮＲＺの周波数変動が信号ＰＥの電
圧変動となって現われる。これでは、正確な位相差を検
出することができない。そのため、パルスＰ２のような
パルスＰ１に同期する一定パルス幅のパルスを作り、こ
のパルスＰ２をパルスＰ１に加え合わせることで平溝電
圧に現われる周波数成分を除去するようにしているので
ある。これによって、パルスＰ１に周ｌｌ！！数変動が
生じても信号ＰＥの電圧は変動せず、常に正確な位相差
が検出できる。
以上説明したように上述の実施例によれば、第１図に示
した従来方式の欠点の大きな一因である単安定マルチバ
イブレータを排除した位相比較器を得ることができる。
した従来方式の欠点の大きな一因である単安定マルチバ
イブレータを排除した位相比較器を得ることができる。
そのため、単安定マルチバイブレータに起因する位相変
動を生じることがなく、またＩＣ化に適した位相比較器
を得ることができる。
動を生じることがなく、またＩＣ化に適した位相比較器
を得ることができる。
なお、上述の実施例においては、パルスＰ１゜Ｐ２の作
成に７リツプ７０ツブおよび排他的論理和回路を用いた
が、他の回路によっても同様なパルスは得られる。また
、パルスＰ１．Ｐ２の極性は第４図に示す組合わせ以外
のものとなる回路についても差動増幅器等を用いること
により簡単に構成することができる。
成に７リツプ７０ツブおよび排他的論理和回路を用いた
が、他の回路によっても同様なパルスは得られる。また
、パルスＰ１．Ｐ２の極性は第４図に示す組合わせ以外
のものとなる回路についても差動増幅器等を用いること
により簡単に構成することができる。
第５図はこの発明の他の実施例を示す回路図である。図
において、フリップフロップ２０は、フリップフロップ
゛１０の出力Ｄ１をクロックパルスＯＫにてラッチし、
そのＱ出力端子から信号Ｄ２を出力する。なお、第３図
の実施例のフリップフロップ１３は、その０出力から信
号Ｄ２を出力しているため、第５図の実施例の信号Ｄ２
は第３図の実施例の信号Ｄ２の極性を反転したものとな
っている。この信号Ｄ２は排他的ｉ１理相同路２１の一
方入力に与えられる。また、排他的論理和回路２１の他
方入力には、信号ＮＲＺが与えられる。
において、フリップフロップ２０は、フリップフロップ
゛１０の出力Ｄ１をクロックパルスＯＫにてラッチし、
そのＱ出力端子から信号Ｄ２を出力する。なお、第３図
の実施例のフリップフロップ１３は、その０出力から信
号Ｄ２を出力しているため、第５図の実施例の信号Ｄ２
は第３図の実施例の信号Ｄ２の極性を反転したものとな
っている。この信号Ｄ２は排他的ｉ１理相同路２１の一
方入力に与えられる。また、排他的論理和回路２１の他
方入力には、信号ＮＲＺが与えられる。
排他的論理和回路２１は、信号ＮＲＺと０２との排他的
論理和であるパルスＰ２を出力し、バッファ２２に与え
る。このバッファ２２は、信！Ｐ２がハイレベルのとき
には排他的論理和回路１１からのパルスＰ１と同一の信
号を出力し、パルスＰ２がローレベルのときにはその出
力が７Ｏ−ティング状態（外部より出力レベルが決めら
れる帽１となる。バッファ２２の出力端には、抵抗２３
と２４との直列接続によって構成される分圧回路の分圧
点が接続される。この分圧回路の分圧点の電圧は、この
第５図の回路のロジックのハイレベルの電圧Ｖ＋とロー
レベルの電圧ＶＬとの中央の電圧（ＶＨ＋ＶＬ ）／２
−ＶＯに設定されテイル。
論理和であるパルスＰ２を出力し、バッファ２２に与え
る。このバッファ２２は、信！Ｐ２がハイレベルのとき
には排他的論理和回路１１からのパルスＰ１と同一の信
号を出力し、パルスＰ２がローレベルのときにはその出
力が７Ｏ−ティング状態（外部より出力レベルが決めら
れる帽１となる。バッファ２２の出力端には、抵抗２３
と２４との直列接続によって構成される分圧回路の分圧
点が接続される。この分圧回路の分圧点の電圧は、この
第５図の回路のロジックのハイレベルの電圧Ｖ＋とロー
レベルの電圧ＶＬとの中央の電圧（ＶＨ＋ＶＬ ）／２
−ＶＯに設定されテイル。
したがって、バッファ２２がフローティング状態にある
ときは、その出力は上記電圧Ｖｏとなる。
ときは、その出力は上記電圧Ｖｏとなる。
また、バッファ２２の出力は第１図の回路と同様のロー
パスフィルタ３に与えられて平滑される。
パスフィルタ３に与えられて平滑される。
ローパスフィルタ３の出力は位相差検出信号ＰＥとして
導出される。
導出される。
第６図は第５図の回路の各部の信号の波形を示す図であ
る。この第６図を参照して第５図の＊施例の動作を説明
する。信号ＮＲＺと信号Ｄ１との排他的論理和であるパ
ルスＰ１は第３図におけるパルスＰ１と同じ波形となる
。一方、パルスＰ２は、パルスＰ１の立上がりと同時に
立上がり、Ｔ／２以上遅れたクロックパルスの立上がり
にて終了するパルスとなる。したがって、バッファ２２
と抵抗２３と抵抗２４との接続点Ｐ３におけるハイレベ
ルの区間は第３図におけるパルスＰ１のパルス幅と同一
となり、ローレベルの区間も第３図におけるパルスＰ２
のパルス幅と同一となる。このため、ローパスフィルタ
３の出力Ｐ Ｅ ）＄第３図におけるローパスフィルタ
１５の出力ＰＥと同様となる。すなわち、この実施例に
おいても、パルスＰ２はパルスＰ１の平滑電圧から周波
数変動によって生じる変動分を除去するために用いられ
ている。
る。この第６図を参照して第５図の＊施例の動作を説明
する。信号ＮＲＺと信号Ｄ１との排他的論理和であるパ
ルスＰ１は第３図におけるパルスＰ１と同じ波形となる
。一方、パルスＰ２は、パルスＰ１の立上がりと同時に
立上がり、Ｔ／２以上遅れたクロックパルスの立上がり
にて終了するパルスとなる。したがって、バッファ２２
と抵抗２３と抵抗２４との接続点Ｐ３におけるハイレベ
ルの区間は第３図におけるパルスＰ１のパルス幅と同一
となり、ローレベルの区間も第３図におけるパルスＰ２
のパルス幅と同一となる。このため、ローパスフィルタ
３の出力Ｐ Ｅ ）＄第３図におけるローパスフィルタ
１５の出力ＰＥと同様となる。すなわち、この実施例に
おいても、パルスＰ２はパルスＰ１の平滑電圧から周波
数変動によって生じる変動分を除去するために用いられ
ている。
［発明の効果〕
以上のように、この発明によれば、単安定マルチバイブ
レータを用いずに回路を構成することができるので、単
安定マルチバイブレータに起因する欠点すなわち回路状
態による位相差の変動を除去することができる。また、
ＩＣ化に適した位相比較器を得ることができる。
レータを用いずに回路を構成することができるので、単
安定マルチバイブレータに起因する欠点すなわち回路状
態による位相差の変動を除去することができる。また、
ＩＣ化に適した位相比較器を得ることができる。
第１図は従来の位相比較器の一例を示す回路図である。
第２図は第１図に示す回路の各部の信号の波形を示す図
である。第３図はこの発明の一実施例を示す回路図であ
る。第４図は第３図に示す回路の各部の信号の波形図で
ある。第５図はこの発明の他の実施例を示す回路図であ
る。第６図は第５図に示す回路の各部の信号の波形図で
ある。 図において、１０．１３および２ｏはフリップフロップ
、１１．１４および２１は排他的論理和回路、１２はイ
ンバータ、１５および１３はローパスフィルタ、２２は
バッファ回路、２３および２４は抵抗を示す。 代 理 人 大 岩 増 雄第１０ 第２図 ｊｌｔｚ １ｓ 。 第３図 第４図 第６図 ＰＥ −
である。第３図はこの発明の一実施例を示す回路図であ
る。第４図は第３図に示す回路の各部の信号の波形図で
ある。第５図はこの発明の他の実施例を示す回路図であ
る。第６図は第５図に示す回路の各部の信号の波形図で
ある。 図において、１０．１３および２ｏはフリップフロップ
、１１．１４および２１は排他的論理和回路、１２はイ
ンバータ、１５および１３はローパスフィルタ、２２は
バッファ回路、２３および２４は抵抗を示す。 代 理 人 大 岩 増 雄第１０ 第２図 ｊｌｔｚ １ｓ 。 第３図 第４図 第６図 ＰＥ −
Claims (3)
- （１）第１の２値信号と第２の２値信号との位相差を検
出するための位相比較器であつて、前記第１の２値信号
に同期し、かつそのパルス幅が前記位相差に比例するよ
うな第１のパルスを発生する第１のパルス発生手段、 前記第１のパルスに同期し、かつ第１のパルスの周波数
変動によつて生じる第１のパルスの平均電圧の変動を相
殺するための第２のパルスを発生する第２のパルス発生
手段、および 前記第１のパルスと第２のパルスとに基づいて、前記位
相差に比例する電圧信号を発生する位相差電圧発生手段
を備える、位相比較器。 - （２）前記第２のパルスのパルス幅は、前記位相差が０
のときにおける前記第１のパルスのパルス幅と等しく選
ばれており、 前記位相差電圧発生手段は、前記第１のパルスに第２の
パルスを重畳して平滑する回路手段を含む、特許請求の
範囲第１項記載の位相比較器。 - （３）前記第２のパルスのパルス幅は、前記第１のパル
スのパルス幅に前記位相差が０のときにおける前記第１
のパルスのパルス幅を加えたものと等しく選ばれており
、 前記位相差電圧発生手段は、 前記第２のパルスに応じて前記第１のパルスをゲートす
るためのバッファ回路と、 前記バッファ回路の出力電圧にバイアス電圧を供給する
ためのバイアス電圧供給回路と、前記バッファ回路の出
力を平滑するための平滑回路とを含む、特許請求の範囲
第１項記載の位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166719A JPS6143819A (ja) | 1984-08-07 | 1984-08-07 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166719A JPS6143819A (ja) | 1984-08-07 | 1984-08-07 | 位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143819A true JPS6143819A (ja) | 1986-03-03 |
Family
ID=15836482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166719A Pending JPS6143819A (ja) | 1984-08-07 | 1984-08-07 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143819A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139011A (ja) * | 1989-10-24 | 1991-06-13 | Mitsubishi Electric Corp | 位相比較装置 |
| US6314151B1 (en) | 1997-10-08 | 2001-11-06 | Nec Corporation | Phase comparator operable at half frequency of input signal |
-
1984
- 1984-08-07 JP JP59166719A patent/JPS6143819A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139011A (ja) * | 1989-10-24 | 1991-06-13 | Mitsubishi Electric Corp | 位相比較装置 |
| US6314151B1 (en) | 1997-10-08 | 2001-11-06 | Nec Corporation | Phase comparator operable at half frequency of input signal |
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