JPS6093825A - 位相ロツク・ループ初期化方法及び回路 - Google Patents

位相ロツク・ループ初期化方法及び回路

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JPS6093825A
JPS6093825A JP59199322A JP19932284A JPS6093825A JP S6093825 A JPS6093825 A JP S6093825A JP 59199322 A JP59199322 A JP 59199322A JP 19932284 A JP19932284 A JP 19932284A JP S6093825 A JPS6093825 A JP S6093825A
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phase
oscillator
frequency
reference frequency
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JP59199322A
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リチヤード・シー・カボツト
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
    • HELECTRICITY
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    • H03L7/08Details of the phase-locked loop
    • H03L7/10Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は正弦波発振器の周波数を制御する方法及び回路
、特にかかる制御を行なうために位相ロック・ルーツを
含む方法及び回路に関する。
〔発明の背景〕
可変周波数正弦波信号源において、最小のひずみで正弦
波出力信号を発生し、その信号の周波数を正確に確立し
かつ維持し、かつ周波数の調整が終了後できるだけ早く
周波数を安定させるのが望ましい。棟々の形式の発振器
、特に状態変数発振器、即ち抵抗−コンデンサ発振器は
、高精度の、即ち低ひずみの正弦波出力を発生できるが
、かかる発振器の周波数は特に安定ではなく、温度変化
による構成素子の特性の変動に影響される。かかる発振
器の周波数を正確に設定かつ維持する1つの方法は、位
相ロック・ループ制御回路を設けることである。この回
路は、周波数は高安定だが、波形が正弦波ではなく矩形
波の基準周波数信号の周波数に関連して発振器の周波数
を調整する。この形式の発振周波数制御回路は周知であ
シ、発振器出力信号及び基準周波数信号間の位相差の積
分値に応じて、発振器周波数を電圧制御している。
位相ロック・ルー!制御発振器が直面する問題は、低周
波、例えば10Hmにおいて、位相ロック・ループが発
振器信号の位相を基準周波数信号にロックするのに時間
のかかることである。発振器制御回路の同調範囲が狭ま
ると、ロックを行なう時間が伸びるが、制御回路の同調
範囲が広がると、位相ロック・ループ内のノイズによシ
発振器出力内に周波数変調ノイズが発生するので、限定
された同調範囲が望ましい。よって、発振器出力信号及
び基準周波数信号間の位相ロックを高速に行なう発振器
周波数制御方法及びその回路が必要とされている。
〔発明の目的〕
したがって本発明の目的の1つは、低ひずみ正弦波発振
器の周波数を高速に安定化させる新規な方法及び回路の
提供にある。
本発明の他の目的は、位相ロック・ループを設け、発振
器周波数信号の零交差(所定位相)後の所定期間内に零
位相(所定位相)において基準周波数信号を開始させて
、この基準周波数信号を初期化することによシ、発振器
周波数の安定化及び制御を行なう方法及び回路の提供に
ある。
〔発明の概要〕
本発明は、基準周波数信号が開始したときに、被ロック
発振器信号の位相と所定許容範囲内で一致するように基
準周波数信号の位相を初期化する方法及び回路を提供し
て、上述の従来技術の問題を解決している。これは、発
振器信号の零交差等の所定位相を検出し、発振器信号の
所定位相と一致する本質的に零(所定位相)の初期位相
で基準信号を開始させて、実現する。
発振器の周波数を制御する位相ロック・ループ回路は、
位相差検出器を備えてお如、との検出器は、発振器出力
信号を表わす矩形波及び方形波基準周波数信号に応答し
、位相差を表わす矩形波誤差信号を発生する。ループ・
フィルタを介してこの誤差信号を転送して、発振器の周
波数を調整する制御信号を発生する。なお、このループ
・フィルタは位相検出器の矩形波出力を直流信号に変換
、即ち位相差信号の積分値を発生する。また本発明は、
発振器信号を振わす矩形波に応答する零交差検出器と、
制御信号を禁止する回路と、発振器信号の零交差に続く
所定期間内に初期位相が零で基準周波数信号を開始させ
る回路とを備えている。
基準周波数信号の位相を発振器の位相に一致させるのに
必要である情況は少なくとも次の3つでめる・ (1) 新たな発振器周波数を選択したとき(通常の場
合)。
(2)基準周波数信号に妨害があったとき。
(3)開始又は再開始状態となったとき。
かかる情況が生じたとき、発振器信号の零交差が(5) 検出されるまで、制御信号及び基準周波数信号は禁止さ
れる。この零交差が検出されると、制御信号が回復し、
所定の許容範囲内でとの零交差に一致する本質的に零位
相で基準周波数信号が開始する。そして、位相ロック・
ループにとって、基準周波数に一致するように発振器周
波数を調整することのみが必要である。
基準周波数信号は、デジタル回路が発生かつ制御する方
形波信号である。基準周波数の信号源(基準信号源)は
、この基準周波数よシも一層高い固定周波数のノ4ルス
を発生する高安定周期パルス発生器である。この信号源
の周波数を分周して基準周波数を得るが、この分局量に
より、基準周波数を調整可能に設定する。
基準信号源からの基準信号は常に利用可能である。分周
回路に計数を開始させることによシ基準周波数信号が開
始するので、発振器信号の零交差に関連した零位相で基
準周波数信号が正確に開始しないが、実際問題として、
基準周波数信号よシも比較的高周波の基準信号にとって
、この位相誤(6) 差は重要でない。
〔発明の実施例〕
本発明の上述及びその他の目的、特徴及び利点は添付図
を参照した以下の説明から一層容易に理解できよう。
第1図は本発明の好適な実施例のブロック図でアシ、第
2図は第1図の各位置の波形を示す図である。第1図に
おいて、位相検出器(ロ)及びループ・フィルタ(14
で構成された位相ロック・ループによシ正弦波発振器α
Qの周波数を制御する。この発振器(ト)は、種々の周
知の電圧制御発振器でもよく、ひずみが最小で、可変電
圧入力端0時により周波数が制御される正弦波信号を出
力端αQに発生する。
かかる発振器の1つは、周知の状態変数の抵抗−コンデ
ンサ発振器である。発振器αQはまた、周波数及び位相
が出力端0・の正弦波に対応する矩形波を出力端α力に
発生する当業者に周知の形式の回路を含んでいる。
位相検出器(2)は、第1入力端翰の発振器矩形波出力
信号の位相と第2入力端(2)の方形波基準周波数信号
の位相とを比較して、出力端(ハ)に矩形波誤差信号を
発生する。ループ・フィルタ04はこの矩形波誤差信号
を直流制御信号に変換して、発振器間の入力端01に供
給する。上述した形式の代表的な発振器(ト)は、それ
自体では周波数安定度が多くの応用に満足できないが、
低ひずみの正弦波信号を発生する。同時に、基準周波数
信号は方形波であるが、周知のデジタル技術によシ、か
かる信号の周波数安定度は優れている。
本発明の初期化回路では、位相ロック・ルーツに零交差
検出器に)と、出力端(ハ)の誤差信号の発生を禁止、
即ち制御信号の発生を禁止する手段と、固定周波数パル
ス信号源からの信号によシ設定周波数の基準周波数信号
を発生する分周回路(ハ)とを設けている。零交差検出
器に)はその入力端(至)に発振器(ト)の矩形波信号
を受け、入力端0)に初期化信号を受ける。零交差検出
器(ハ)は初期化信号を受けると、出力端0◆に禁止信
号を発生して、位相検出器0埠の入力端(2)及び分局
器(ハ)の入力端(至)に供給する。この禁止信号によ
υ、位相検出器α埠は位相誤差信号の発生を禁止し、分
局器に)は入力端■の基準信号源の信号を基準周波数信
号に分周するのを停止し、かつリセットする。
初期化信号が生じると、零交差検出器(ハ)は発振器信
号の最初の正方向零交差を待つ。この零交差が生じると
、零交差検出器に)は分周器に)の分周を再開させ、か
つ位相検出器(6)に位相誤差信号を発生させる。分局
器(ハ)は初期位相が零で計数を開始し、計数できるよ
うになった後、非常に短い所定期間内に最初のパルスが
発生する。これは、基準信号を分周する量に関係なく、
禁止信号の終わシから分局器(ハ)が計数する最初のパ
ルスまでの遅延が、発振器信号の零交差後の許容できる
時間内になるように、基準信号源の周波数を十分に高く
選択しであるからである。実際の基準周波数は、基準信
号源の周波数及び分局器(ハ)の入力端θ′4に供給さ
れる周波数選択信号によシ決まる。
第2図において、初期化信号を表わす波形を人に示す。
発振器αQの出力端θ→の信号はBであシ、出力端0力
の対応する矩形波はCである。Dは初期(9) 化信−qAが生じたことによシ発生した禁止信号であシ
、初期化信号人後に最初の正方向零交差が発生すると直
ちに消滅する。Eは零交差後の非常に短かい許容範囲期
間内に開始する基準周波数信号でアル、次の初期化信号
まで持続する。Fは位相検出器(6)及びループ・フィ
ルタ(積分器)αゆから発振器αOの入力端Q樽への制
御信号を示し、発振器α1は基準周波数信号及び発振器
信号の位相差がなくなるようにその周波数を調整する。
第3図に示す本発明の好適な実施例の回路図において、
零交差検出器をDフリツノ・フロラ7°04で構成する
。このフリップ・フロツノ■はセット入力端Sに端子0
埠の初期化信号を受け、クロック入力端CKに端子αη
の発振器矩形波出力を受ける。
プログラマブル10進分周器に)はそのリセット入力f
iRKフリツゾ・フロツノθψのQ出力を受け、クロッ
ク入力端CKK端子(ト)からの基準信号源の信号を受
ける。位相検出器ii:D7リツプ・フロツノに)及び
−で構成し、フリップ・フロラf(L413はクロック
入力端CKに反転された分局器に)の出力を受け、(1
0) フリップ・フロップ−はクロック入力端CKに端子07
1からの発振器矩形波を受ける。
初期化信号を受けると、フリップ・クロックθ→はセッ
トされ、分局器■をリセットする禁止信号を発生する。
これは上述の如く、位相検出器をリセットする。これは
制御信号の発生を禁止し、分局器−が初期位相が零で基
準周波数信号を開始するようにする。発振器矩形波信号
の次の正方向遷移において、フリップ・フロンf@4を
クロックして、禁止信号を消滅させる(なお、本発明の
要旨を逸脱することなく、最初の負方向零交差又はどち
らの方向でも最初の零交差を検出するように回路を変更
できる。)。
フリップ・クロックに)又は輪のクロック入力端CKが
立上シ縁を受ると、高レベル信号が対応する7リツプ・
フロッグのQ出力にクロックされる。
フリップ・フロンfに)及び輪のQ出力が共に高レベル
のとき、ナンド・ff −) (52)の出力が低レベ
ルとなシ、ナンド・グー) (54)の出力を高レベル
にして、これら2つの7リツプ・フロップなりセットす
る。基準周波数信号の最初の立上シ縁が発生すると、フ
リップ・フロツノ(ハ)のQ出力及びフリップ・フロツ
ノ輪のQ出力が共に高レベルになシ、位相検出器の出力
が高レベルになる。発振器信号の最初の立上シ縁が発生
すると、フリツノ・フロップに)のQ出力及びフリップ
・フロツゾ輪のQ出力が共に低レベルとなシ、位相検出
器の出力は低レベルとなる。これら信号の2つの立上シ
縁が同相ならば、位相検出器の出力は高レベル又は低レ
ベルに変化せず、その現在の状態を保つ。
8チヤンネル・アナログ―マルチルクサの如きプログラ
マブル・スイッチ(60)によシ選択した抵抗器及びコ
ンデンサの組合せと結合した演算増幅器(56)によシ
、位相検出器の発生した位相差信号をろ波する。なお、
このスイッチ(60)の選択は、2進周波数選択信号に
よシ決定する。これによシ、位相差信号の積分である制
御信号を発生し、発振器信号及び基準周波数48号の本
来の周波数差を表わす0周波数選択信号はまた、基準信
号源からの信号を分周する量、例えば10,100.1
000または10000を選択して、基準周波数信号を
発生する。
フリップ・フロンf@4のQ出力は位相検出器内のナン
ド・グー) (54)を駆動する。フリップ・70ツブ
04が初期化信号を受けてそのQ出力が低レベルになる
と、ナンド・? −) (54)の出力が高レベルにな
って、フリップ・フロップに)及びに)をリセットする
。これは、位相検出器の動作、即ち制御信号の発生を禁
止する。
上述において本発明の好適な実施例を説明したが、本発
明の要旨を逸脱することなく他の実施例も可能であル、
その応用は特定の形式の発振器の周波数制御に限定され
るものではない。
〔発明の効果〕
上述の如く本発明によれば、発振器の発振を開始したシ
、発振周波数を新たに選択したルする場合、発振器信号
の零交差後の所定期間内に基準周波数信号を零位相から
開始させ、この基準周波数信号で発振器信号の位相を制
御しているので、発振器信号の周波数を迅速に安定化で
きる。
【図面の簡単な説明】
(13) 第1図は本発明の好適な実施例のブロック図、第2図は
笛1図の動作を説明するだめの波形図、第3図は本発明
の好適な実施例の回路図である・図において、01は発
振器、cI埠は位相検出器、04はループ・フィルタ、
に)は零交差検出器、(ハ)及び0ゆけ分局器、(60
)はプログラマブル・スイッチである。 (14)

Claims (1)

  1. 【特許請求の範囲】 1、基準周波数信号に応じて発振器の出力信号周波数を
    制御する位相ロック・ループにおいて、初期化信号が供
    給されたとき、上記発振器の出力信号が所定位相になる
    と上記基準周波数信号の発生を所定位相から開始させる
    ことを特徴とする位相ロック・ループ初期化方法。 2、発振器と、該発振器の出力信号の位相及び基準周波
    数信号の位相を比較して位相誤差信号を発生する位相検
    出器とを有し、上記位相誤差信号に応じて上記発振器の
    出力信号周波数を制御する位相ロック・ループにおいて
    、初期化信号が発生すると上記発振器の出力信号の零交
    差を検出して出力信号を発生する零交差検出器と、咳零
    交差検出器からの出力信号が発生後、所定期間内に零位
    相から開始する上記基準周波数信号を発生する基準周波
    数信号発生手段とを具えた位相四ツク・ループ初期化回
    路・ 3、上記基準周波数信号発生手段は上記初期化信教信号
    を発生する分周器であることを特徴とする特許請求の範
    囲第2項記載の位相ロック・ルーツ初期化回路。
JP59199322A 1983-09-29 1984-09-21 位相ロツク・ループ初期化方法及び回路 Pending JPS6093825A (ja)

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