KR910008999Y1 - Pll을 이용한 모드 판별회로 - Google Patents

Abstract

내용 없음.

Description

PLL을 이용한 모드 판별회로

제1도는 본 고안 실시예의 회로 구성도.

제2도는 제1도의 불럭도.

제3도는 본 고안의 실시예에 따른 파형도.

* 도면의 주요부분에 대한 부호의 설명

IC₁: PLL IC 10 : 저역통과 필터

21 : 자기 바이어스 회로 22 : 위상 비교기

23 : 전압제어 발진기 VCO

본 고안의 특정 주파수를 기준으로 하여 입력 주파수의 높고 낮음을 판별하는 모드 판별 회로에 관한 것으로, 특히 다기능 모니터에 있어서 PLL(Phase Locked Loop)회로를 이용하여 수평 동기를 판별하는데 이용될 수 있는 PLL을 이용한 모드 판별 회로에 관 것이다.

일반적으로 모드 판별회로 대하여서는 많은 기술이 발표되어 있다.

즉, 주파수 전압 변환기를 이용하여 입력주파수에 따르는 출력전압을 발생하여 모드를 판별하는 기술과, 카운터 및 기준 주파수를 회로를 이용하여 입력 주파수와 기준 주파수를 비교하여 모드를 판별하는 기술등이 있다.

그러나, 전자는 고가의 주파수 전압 변환기를 사용하고 전압비교를 위하여 비교기를 사용해야하며 또는 작은 전압용 비교하는데 어려움이 있고, 후자는 카운터 이용시 기준 주파수 및 입력 주파수 설정의 어려움과 더불어 기준 주파수회로의 결선이 복잡하고 주파수 변동에 대한 래치회로가 필요하므로 회로가 복잡하게 구성되는 결점이 있었다.

본 고안은 상기한 종래 회로의 문제점을 해결하기 위하여 안출한 것으로서, PLL(Phase Locked Loop)IC를이용하여 기준 주파수에 대한 비교 주파수의 높고 낮음을 간단한 회로 구성에 의해 판별할 수 있는 PLL을 이용한 모드 판별회로를 제공하는 것을 그 목적으로 한다.

이하 첨부된 도면을 참조하여 본 고안을 상세히 설명한다.

제1도는 본 고안 회로의 실시예로서, 예를 들어 컴퓨터로부터 입력되는 수평 주파수(H-sync)를 입력으로하여 PLL IC(모토로라사 모델번호 MC14046)에 의해 PLL IC 내부에서 발진된 기준 주파수에 대한 높고 낮음을 판별하는 신호를 출력하므로써 모니터 각단의 위치, 크기등의 제어신호로서 사용되어 지도록 한다.

제1도의 구성을 살펴보면, PLL IC(IC₁)내의 전압 제어 발전기(VCO : Voltage Controllled Oscillator)의 기준 주파수를 결정하기 위하여 콘덴서(C₁)와 저항(R₁, R₂) 및 가변저항(VR₁)을 연결하고, 수평동기신호(H-sync)와 VCO의 출력신호는 각각 비교기 입력단자(PCA, PCB)로 입력하며, 비교기의 출력단자(PC₂)신호는 그후 저역통과 필터(10)를 통하여 출력하도록 한다.

상기 제1도의 PLLO IC(IC₁)의 내부 구성 및 신호의 흐름은 제2도의 블럭도에 도시되어 있다.

상기한 구성을 갖는 본 고안 회로의 동작을 제3도의 파형도를 참조하여 설명하면 다음과 같다.

수평동기 신호(H-sync)는 PLL IC(IC₁)내의 자기 바이어스 회로(21)를 통하여 바이어스 된후 위상 비교기(22)의 일입력단자로 인가되고, VCO(23)는 고정된 기준 주파수 발생회로로서 콘덴서(C₁)와 저항(R₂, R₁)에 의해 발진 주파수가 결정되며, 그 출력은 위상 비교기(22)의 다른 입력단자에 인가된다.

그후 위싱비교기(22)에서는 상기 VCO(23)로부터의 기준수파수출력과, 자기 바이어스회로(21)를 거친 비교대상 주파수, 예를 들어 모니터의 수평동기 퍼스출력을 입력으로 받아들여 두 입력신호의 주파수를 비교한다.

즉, 위상 비교기(22)는 제3a도의 PC₂파형과 같이 비교대상 출력의 주파수(H-sync)가 기준 주파수 보다 낮을 경우에는 주파수가 낮은 신호의 상승에지에서 트리거되고, 주파수가 높은 주파수의 다음번 상승에지에서 하강(리세트됨)하는 정펄스 출력을 발생한다. 이때 정펄스 출력의 진폭은 로우레벌 신호를 기준으로 약 3v의 최대값을 갖는다.

반대로 제3b도와 같이 비교대상 출력의 주파수(H-sync)가 기준주파수 보다 높을 경우에는 위상비교기(22)의 출력(PC2)은 주파수가 낮은 기준주파수의 상승에지에서 하강하고, 주파수가 높은 비교대상 출력의 다음번 상승에지에서 다시 트리거되어 상승하는 부펄스 출력을 발생한다. 이때 부펄수 출력의 진폭은 하이레벨시호 기준으로 약 3V의 최소값을 갖는다.

여기서 유의할 점은 본 고안에 의한 위상 비교기(22)는 입력신호의 펄스폭에 무관한 동작을 한다는 점이다.

한편 상기 정펄스 출력을 갗는 제3a도의 PC2 출력은 그후 저역통과필터(10)를 통과할 경우 펄스폭이 짧고 진폭이 작은 펄스는 고주파 성분이 제거되어 저역통과 필터(10)의 출력단(LPF)에는 다른단에서 이용가능한 로우레벨 "L"의 신호가 출력된다.

반대로 상기 부펄스를 포함하는 제3b도의 PC₂출력은 저역통과 필터(10)를 거쳐 고주파 성분이 제거되어 다른단에서 하이레벨 "H"신호로 인식 가능한 아이 "H"신호가 출력된다.

따라서 본 고안의 회로는 수평동기 신호의 주파수의 높고 낮음을 판별할 수 있다.

상기한 바와같은 본 고안의 회로를 이용하면, 다기능 모니터의 모드 판별이 가능함과 동시에 수정동기신호의 주파수를 감별하는 모니터에는 모두 적용될 수 있으며, 또한 임의의 주파수가 특정 주파수보다 높고 낮음을 판별하는 회로로서 적용되어질 수 있다.

이상과 같은 본 고안회로는 기존의 모드 판별 회로보다 간결하게 주변회로를 구성할 수 있을 뿐만 아니라, PLL회로를 이용하여 회로를 단순화 할 수 있는 이점이 있다.

Claims (1)

1. 기준 주파수 신호를 발생하는 전압 가변형 발진기(23), 비교될 입력 주파수 신호를 수신하여 바이어스를 가하기 위한 자지 바이어스 회로(21), 상기 전압 가변형 발진기(23)와 상기 자기 바이어스 회로(21)에 접속되어 상기 전압 가변형 발진기(23)의 기준 주파수 신호와 바이어스된 비교 입력 주파수 신호 사이의 주파수를 비교하기 위한 위상비교기(22) 및 상기 위상 비교기(22)에 접속되어 위상 비교 출력의 고주파 성분을 제거하기 위한 저역통과 필터(10)로 구성되어, 비교입력 신호의 모드 판멸이 이루어지는 것을 특징으로 하는 PLL을 이용한 모드 판별회로.