JPS62232214A - 雑音除去回路 - Google Patents
雑音除去回路Info
- Publication number
- JPS62232214A JPS62232214A JP61074202A JP7420286A JPS62232214A JP S62232214 A JPS62232214 A JP S62232214A JP 61074202 A JP61074202 A JP 61074202A JP 7420286 A JP7420286 A JP 7420286A JP S62232214 A JPS62232214 A JP S62232214A
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- JP
- Japan
- Prior art keywords
- flip
- output
- flop
- signal
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008030 elimination Effects 0.000 title abstract 2
- 238000003379 elimination reaction Methods 0.000 title abstract 2
- 244000145845 chattering Species 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、外乱ノイズ等により入力信号に重畳される雑
音を除去し、併せて入力信号のチャタリングを除去する
回路に関するものである。
音を除去し、併せて入力信号のチャタリングを除去する
回路に関するものである。
従来の雑音除去回路は、特開昭５９−１２８８５０号公
報に記載のように２組のＤ−ＦＦのデータ入力端子に共
通に入力信号を与え、両者のクロック入力端子には、互
いに逆位相のクロック信号を印加し、両者の出力の一致
を検出してチャタリング除去回路の出力としたもので第
３図及び第５図に回路図、第４図及び第６図にタイムチ
ャートを示す。第３図の回路は第４図の如き雑音Ｎ４゜
Ｎ２が与えられても第４図の如く両者のＤ−ＦＦの出力
Ｑｌ、Ｑ２のＡＮＤ出力０にはＮ２による出力は現われ
るものの、Ｎ１の影響は受けず従って入力ＯＦＦ時の雑
音防止ができる。一方第５図の如く、第３図のＡＮＤゲ
ートの代わりにＯＲゲートを用いれば、同様に第６図の
如く、出力○にはＮ１による出力は現われるものの、Ｎ
２は除去することができた。しかしながら、ノイズが入
力信号の両極性共に発生したときの配慮はされていなか
った。
報に記載のように２組のＤ−ＦＦのデータ入力端子に共
通に入力信号を与え、両者のクロック入力端子には、互
いに逆位相のクロック信号を印加し、両者の出力の一致
を検出してチャタリング除去回路の出力としたもので第
３図及び第５図に回路図、第４図及び第６図にタイムチ
ャートを示す。第３図の回路は第４図の如き雑音Ｎ４゜
Ｎ２が与えられても第４図の如く両者のＤ−ＦＦの出力
Ｑｌ、Ｑ２のＡＮＤ出力０にはＮ２による出力は現われ
るものの、Ｎ１の影響は受けず従って入力ＯＦＦ時の雑
音防止ができる。一方第５図の如く、第３図のＡＮＤゲ
ートの代わりにＯＲゲートを用いれば、同様に第６図の
如く、出力○にはＮ１による出力は現われるものの、Ｎ
２は除去することができた。しかしながら、ノイズが入
力信号の両極性共に発生したときの配慮はされていなか
った。
上記従来技術の特開昭５９−１２８８５０号公報につい
ては、ノイズが入力信号のハイレベル時及びローレベル
時共に発生したときの配慮がされておらず、どちらか一
方の時だけノイズを除去できる回路は特定用途にしか使
用できないという問題があった。
ては、ノイズが入力信号のハイレベル時及びローレベル
時共に発生したときの配慮がされておらず、どちらか一
方の時だけノイズを除去できる回路は特定用途にしか使
用できないという問題があった。
本発明の目的は、入力信号がハイレベルにある期間及び
ローレベルにある期間の雑音を防止するとともに、ＬＳ
ｉ化に適する回路構成の雑音除去回路を提供することに
ある。
ローレベルにある期間の雑音を防止するとともに、ＬＳ
ｉ化に適する回路構成の雑音除去回路を提供することに
ある。
上記目的は、同一周波数で位相の異なる２相のクロック
信号で動作する４組のＦＦを設け、第１のＦＦの入力と
第２のＦＦの出力が共に′″１”の時には“１”を、第
１のＦＦの入力又は第２のＦＦの出力いずれか一方が“
“１”で他方がＯｎの時には、第４のＦＦの出力を、第
１のＦＦの入力と第２のＦＦの出力が共に１′０”の時
には“ｏ″を第３のＦＦに入力することにより、入力信
号のレベル値に関係なく雑音除去が達成される。また。
信号で動作する４組のＦＦを設け、第１のＦＦの入力と
第２のＦＦの出力が共に′″１”の時には“１”を、第
１のＦＦの入力又は第２のＦＦの出力いずれか一方が“
“１”で他方がＯｎの時には、第４のＦＦの出力を、第
１のＦＦの入力と第２のＦＦの出力が共に１′０”の時
には“ｏ″を第３のＦＦに入力することにより、入力信
号のレベル値に関係なく雑音除去が達成される。また。
雑音除去を行うクロック信号を２相化することにより、
ＬＳｉ化に適する雑音除去回路が実現できる。
ＬＳｉ化に適する雑音除去回路が実現できる。
本雑音除去回路は、その出力信号を入力信号がハイレベ
ルの期間にあるときにクロック信号−周期以下のローレ
ベルの状態が続いてもハイレベルを保持し、入力信号が
ローレベルの期間にあるときにクロック信号−周期以下
のハイレベルの状態が続いてもローレベルを保持するよ
うに動作する。
ルの期間にあるときにクロック信号−周期以下のローレ
ベルの状態が続いてもハイレベルを保持し、入力信号が
ローレベルの期間にあるときにクロック信号−周期以下
のハイレベルの状態が続いてもローレベルを保持するよ
うに動作する。
それによって、入力信号がハイレベルの期間あるいはロ
ーレベルの期間双方ともノイズを除去できる。また、雑
音除去に用いるクロック信号を２相化することにより同
相転送が回避できるとともに。
ーレベルの期間双方ともノイズを除去できる。また、雑
音除去に用いるクロック信号を２相化することにより同
相転送が回避できるとともに。
エツジトリガタイプのＦＦあるいはスルータイプのＦＦ
のどちらを使用しても回路構成が可能となる。
のどちらを使用しても回路構成が可能となる。
以下、本発明の一実施例を第１図に回路図、第２図にタ
イムチャートを示し説明する。入力信号■とＦＦｌ０Ｉ
の出力ＢをＡＮＤゲート１でアンドすることにより出力
信号Ｃを得る。これは第２図のタイムチャートの如く、
ローレベルにある期間の雑音Ｎ３を除去するものである
。入力信号工とＦＦ１０１の出力ＢをＯＲゲート３でオ
アしその出力信号りとＦＦ１０３の出力信号ＨとをＡＮ
Ｄゲート２でアンドすることにより出力信号Ｅｔ！−７
得る。これは第２図のタイムチャートの如く、ハイレベ
ルにある期間の雑音Ｎ４を除去するものである。出力信
号ＣとＥをＯＲゲート４でオアしたことによって得られ
る出力信号ＦをＦＦ１０２に入力し、その出力をＦＦ１
０３に入力することによって得られる出力信号Ｈが、入
力信号工が含んでいた雑音を除去したＣＫＩに同期した
信号である。但し、本発明において雑音を除去する範囲
はクロック信号の一周期以下である。
イムチャートを示し説明する。入力信号■とＦＦｌ０Ｉ
の出力ＢをＡＮＤゲート１でアンドすることにより出力
信号Ｃを得る。これは第２図のタイムチャートの如く、
ローレベルにある期間の雑音Ｎ３を除去するものである
。入力信号工とＦＦ１０１の出力ＢをＯＲゲート３でオ
アしその出力信号りとＦＦ１０３の出力信号ＨとをＡＮ
Ｄゲート２でアンドすることにより出力信号Ｅｔ！−７
得る。これは第２図のタイムチャートの如く、ハイレベ
ルにある期間の雑音Ｎ４を除去するものである。出力信
号ＣとＥをＯＲゲート４でオアしたことによって得られ
る出力信号ＦをＦＦ１０２に入力し、その出力をＦＦ１
０３に入力することによって得られる出力信号Ｈが、入
力信号工が含んでいた雑音を除去したＣＫＩに同期した
信号である。但し、本発明において雑音を除去する範囲
はクロック信号の一周期以下である。
本発明による効果を下記に示す。
（１）本発明によれば、入力信号の両極性共にノイズが
発生してもそれを除去できる。
発生してもそれを除去できる。
（２）エツジトリガタイプのＦＦあるいはスルータイプ
のＦＦのどちらでも使用可能であり、ＬＳＩ素子の選択
が容易となる。
のＦＦのどちらでも使用可能であり、ＬＳＩ素子の選択
が容易となる。
（３）同相転送を行っていないので本発明はＬＳｉ化に
適する（同相転送するとＬＳＩ診断が這しくなるため）
。
適する（同相転送するとＬＳＩ診断が這しくなるため）
。
第１図は本発明の一実施例を示す回路図、第２図はその
タイムチャート、第３図は従来の回路を示す回路図、第
４図はそのタイムチャート、第５図は従来の他の回路を
示す回路図、第６図はそのタイムチャートである。 １．２・ ＡＮＤゲート、３．４・ ＯＲゲート、１０
０〜１０３・・・フリップフロップ。 第１図 イ −し 第 ３ 図 第 ５ 図 ダ４／Ｉ σ− 第 ４− 図 第６図 」−
タイムチャート、第３図は従来の回路を示す回路図、第
４図はそのタイムチャート、第５図は従来の他の回路を
示す回路図、第６図はそのタイムチャートである。 １．２・ ＡＮＤゲート、３．４・ ＯＲゲート、１０
０〜１０３・・・フリップフロップ。 第１図 イ −し 第 ３ 図 第 ５ 図 ダ４／Ｉ σ− 第 ４− 図 第６図 」−
Claims (1)
- １、入力信号のチャタリング時間を規制する周波数で位
相の異なる第１と第２のクロック信号により動作するフ
リップフロップを４組設け、第１、第３のフリップフロ
ップには、第１のクロック信号を、第２、第４のフリッ
プフロップには、第２のクロック信号を与え、第１のフ
リップフロップの入力端子には、チャタリングを含む信
号を入力し、第２のフリップフロップの入力端子には、
第１のフリップフロップの出力端子の値を与え、第３の
フリップフロップの入力端子には、第１のフリップフロ
ップの入力端子及び第２のフリップフロップの出力端子
が共に“１”の時には“１”を、第１のフリップフロッ
プの入力端子又は第２のフリップフロップの出力端子の
いずれか一方が“１”で他方が“０”の時には、第４の
フリップフロップの出力端子の値を、第１のフリップフ
ロップの入力端子及び第２のフリップフロップの出力端
子が共に“０”の時には“０”を与え、第４のフリップ
フロップの入力端子には、第３のフリップフロップの出
力端子の値を与えるように構成したことを特徴とする雑
音除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074202A JPS62232214A (ja) | 1986-04-02 | 1986-04-02 | 雑音除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074202A JPS62232214A (ja) | 1986-04-02 | 1986-04-02 | 雑音除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62232214A true JPS62232214A (ja) | 1987-10-12 |
Family
ID=13540363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61074202A Pending JPS62232214A (ja) | 1986-04-02 | 1986-04-02 | 雑音除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62232214A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015142192A (ja) * | 2014-01-28 | 2015-08-03 | 公立大学法人首都大学東京 | マスタースレーブ型のフリップフロップ装置 |
-
1986
- 1986-04-02 JP JP61074202A patent/JPS62232214A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015142192A (ja) * | 2014-01-28 | 2015-08-03 | 公立大学法人首都大学東京 | マスタースレーブ型のフリップフロップ装置 |
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