JPH0468817A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
- Publication number
- JPH0468817A JPH0468817A JP2179049A JP17904990A JPH0468817A JP H0468817 A JPH0468817 A JP H0468817A JP 2179049 A JP2179049 A JP 2179049A JP 17904990 A JP17904990 A JP 17904990A JP H0468817 A JPH0468817 A JP H0468817A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- loop filter
- phase error
- data
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000003708 edge detection Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 5
- 101001044908 Cairina moschata Chymotrypsin inhibitor Proteins 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、ＰＬＬ（位相同期ループ）の各構成要素を
全てディジタル化したディジタルＰＬＬ回路に関するも
のである。
全てディジタル化したディジタルＰＬＬ回路に関するも
のである。
「従来の技術」
従来、ディジタルＰＬＬ回路は第３図に示す・ように構
成されている。この図において、外部からシリアルに供
給される入力パルスＰｉは、ＤＰＣ（ディジタル・フェ
イズ・コンパレータ）ｌへ供給される。このＤＰＣｌは
、カウンタやエクスクル−シブオアゲート等によって構
成されており、外部から供給される入力パルスＰｉと、
後述するＤＣＯ（ディジタル・コントロール・オンレー
タ）３から供給される出力パルスＰＯとの位相差を検出
し、この位相差に応じたパルス信号をループフィルタ２
へ供給する。このループフィルタ２においては、ＤＰＣ
Ｉの出力パルス信号に含まれる入力パルスＰｉのキャリ
ア成分や雑音成分が除去され、実際の位相差に応じた所
定ビットの設定データがＤＣ０３へ供給される。このＤ
ＣＯ３はカウンタ等によって構成されており、供給され
る設定データに応じた周波数のパルス信号を出力する。
成されている。この図において、外部からシリアルに供
給される入力パルスＰｉは、ＤＰＣ（ディジタル・フェ
イズ・コンパレータ）ｌへ供給される。このＤＰＣｌは
、カウンタやエクスクル−シブオアゲート等によって構
成されており、外部から供給される入力パルスＰｉと、
後述するＤＣＯ（ディジタル・コントロール・オンレー
タ）３から供給される出力パルスＰＯとの位相差を検出
し、この位相差に応じたパルス信号をループフィルタ２
へ供給する。このループフィルタ２においては、ＤＰＣ
Ｉの出力パルス信号に含まれる入力パルスＰｉのキャリ
ア成分や雑音成分が除去され、実際の位相差に応じた所
定ビットの設定データがＤＣ０３へ供給される。このＤ
ＣＯ３はカウンタ等によって構成されており、供給され
る設定データに応じた周波数のパルス信号を出力する。
このＤＣＯ３から出力されるパルス信号が出力パルスＰ
。
。
として外部へ出力されると共に、ＤＰＣＩへ供給される
。
。
上述したＤＰＣＩおよびＤＣＯ３が、通常のアナログＰ
ＬＬ回路の位相比較器およびＶＣＯ（電圧制御発振器）
として各々機能する。これにより、全体として入力パル
スＰｉの周波数に追従して動作し、入力パルスＰｉと出
力パルスＰｏの位相差を常に“０°とする方向へ動作す
る。
ＬＬ回路の位相比較器およびＶＣＯ（電圧制御発振器）
として各々機能する。これにより、全体として入力パル
スＰｉの周波数に追従して動作し、入力パルスＰｉと出
力パルスＰｏの位相差を常に“０°とする方向へ動作す
る。
「発明が解決しようとする課題」
ところで、上述したディジタルＰＬＬ回路において、高
周波パルス信号を処理する場合、ＤＰＣｌとＤＣＯ３の
双方に高速動作可能なカウンタを各々別個に設けなけれ
ばならず、構成が複雑になるという問題点があった。ま
た、ループフィルタ２において、ＤＰＣＩによって生じ
る入力パルス。
周波パルス信号を処理する場合、ＤＰＣｌとＤＣＯ３の
双方に高速動作可能なカウンタを各々別個に設けなけれ
ばならず、構成が複雑になるという問題点があった。ま
た、ループフィルタ２において、ＤＰＣＩによって生じ
る入力パルス。
Ｐｉのキャリア成分を有効に除去することができず、こ
のループフィルタ２の設計が極めて煩雑であるという問
題もあった。
のループフィルタ２の設計が極めて煩雑であるという問
題もあった。
この発明は上述した事情に鑑みてなされたもので、回路
構成の簡素化とループフィルタの設計の簡略化を図った
ディジタルＰＬＬ回路を提供することを目的としている
。
構成の簡素化とループフィルタの設計の簡略化を図った
ディジタルＰＬＬ回路を提供することを目的としている
。
「課題を解決するための手段」
この発明は、一致信号の到来に応じて初期値がプリセッ
トされ、以降一定の傾きで前記初期値の符号を反転した
値まで順次カウント値が変化するカウンタと、外部から
シリアルに供給されるディジタル入力パルスの立ち上が
りもしくは立ち下がりエツジにおいて、前記カウンタの
カウント値を位相誤差データとして保持するラッチ手段
と、前記ラッチ手段によって保持された位相誤差データ
から不必要な周波数成分を除去するループフィルタと、
前記ループフィルタの出力データの符号を反転した値を
前記初期値として前記カウンタに供給する符号反転手段
と、前記ループフィルタの出力データと前記カウンタの
カウント値とを比較し、両者が一致した場合に、一致信
号を出力する比較手段とを具備し、前記カウンタがら出
力されるカウント値の符号ビットを出力パルスとして出
力することを特徴としている。
トされ、以降一定の傾きで前記初期値の符号を反転した
値まで順次カウント値が変化するカウンタと、外部から
シリアルに供給されるディジタル入力パルスの立ち上が
りもしくは立ち下がりエツジにおいて、前記カウンタの
カウント値を位相誤差データとして保持するラッチ手段
と、前記ラッチ手段によって保持された位相誤差データ
から不必要な周波数成分を除去するループフィルタと、
前記ループフィルタの出力データの符号を反転した値を
前記初期値として前記カウンタに供給する符号反転手段
と、前記ループフィルタの出力データと前記カウンタの
カウント値とを比較し、両者が一致した場合に、一致信
号を出力する比較手段とを具備し、前記カウンタがら出
力されるカウント値の符号ビットを出力パルスとして出
力することを特徴としている。
「作用」
上記構成によれば、入力パルスの立ち上がりもしくは立
ち下がりエツジにおいてカウンタのカウント値が常に“
０“となるように、すなわち位相誤差データが常に“０
”となる方向に動作し、この結果、入力パルスの立ち上
がりもしくは立ち下がりエツジに追従した出力パルスが
得られる。
ち下がりエツジにおいてカウンタのカウント値が常に“
０“となるように、すなわち位相誤差データが常に“０
”となる方向に動作し、この結果、入力パルスの立ち上
がりもしくは立ち下がりエツジに追従した出力パルスが
得られる。
「実施例」
以下、図面を参照し、この発明の詳細な説明する。
第１図はこの発明の一実施例の構成を示す図である。こ
の図において、５は外部からシリアルに供給される入力
パルスＰｉの立ち下がりエツジを検出するエツジ検出回
路であり、立ち下がりエツジを検出した時点で、一定の
パルス幅のエツジ検出パルスＥＳをデータラッチ回路６
のクロック入力端子ＣＫに供給する。データラッチ回路
６は、クロック入力端子ＣＫにエツジ検出パルスＥＳが
供給、された時点で、カウンタ８から出力されるカウン
ト値を保持し、その保持内容を位相誤差データθとして
出力するものである。カウンタ８はロード入力端子りに
後述する一致信号ＥＱが供給された時点で、そのプリセ
ットデータ入力端子Ｄ４こ供給されている初期値データ
をプリセットし、以降一定周期のクロックパルスφが到
来する毎にアップカウントを行い、カウント値を１ずつ
増加させる。このカウンタ８のカウント値は、データ出
力端子Ｑから出力され、データラッチ回路６とコンパレ
ータ９の一方の入力端子Ａに供給される。コンパレータ
９は、一方の入力端子Ａと他方の入力端子Ｂに各々供給
されるデータを比較し、これらのデータが一致した場合
に、出力端子Ｙから一致信号ＥＱを出力する。この一致
信号ＥＱはカウンタ８のロード入力端子りに供給される
。
の図において、５は外部からシリアルに供給される入力
パルスＰｉの立ち下がりエツジを検出するエツジ検出回
路であり、立ち下がりエツジを検出した時点で、一定の
パルス幅のエツジ検出パルスＥＳをデータラッチ回路６
のクロック入力端子ＣＫに供給する。データラッチ回路
６は、クロック入力端子ＣＫにエツジ検出パルスＥＳが
供給、された時点で、カウンタ８から出力されるカウン
ト値を保持し、その保持内容を位相誤差データθとして
出力するものである。カウンタ８はロード入力端子りに
後述する一致信号ＥＱが供給された時点で、そのプリセ
ットデータ入力端子Ｄ４こ供給されている初期値データ
をプリセットし、以降一定周期のクロックパルスφが到
来する毎にアップカウントを行い、カウント値を１ずつ
増加させる。このカウンタ８のカウント値は、データ出
力端子Ｑから出力され、データラッチ回路６とコンパレ
ータ９の一方の入力端子Ａに供給される。コンパレータ
９は、一方の入力端子Ａと他方の入力端子Ｂに各々供給
されるデータを比較し、これらのデータが一致した場合
に、出力端子Ｙから一致信号ＥＱを出力する。この一致
信号ＥＱはカウンタ８のロード入力端子りに供給される
。
また、１０はデータラッチ回路６から出力される位相誤
差データθから不必要な周波数成分を除去し、位相誤差
データθに対応した補正データｅを生成するループフィ
ルタであり、このループフィルタＩＯは、実時間ディジ
タル演算処理が可能なストアト・プログラム型のプロセ
ッサであるＤＳＰ（ディジタル・シグナル・プロセッサ
）によって構成されている。この場合、ループフィルタ
ＩＯは、位相誤差データθの正負の変化に応じて、補正
データｅを予め設定された一定値を基準として変化させ
る。そして、このループフィルタｌＯから出力された補
正データｅは、コンパレータ９の入力端子Ｂに供給され
ると共に、符号反転回路１１によって符号が反転され、
この反転された補正データーｅがカウンタ８のプリセッ
トデータ入力端子りに供給される。
差データθから不必要な周波数成分を除去し、位相誤差
データθに対応した補正データｅを生成するループフィ
ルタであり、このループフィルタＩＯは、実時間ディジ
タル演算処理が可能なストアト・プログラム型のプロセ
ッサであるＤＳＰ（ディジタル・シグナル・プロセッサ
）によって構成されている。この場合、ループフィルタ
ＩＯは、位相誤差データθの正負の変化に応じて、補正
データｅを予め設定された一定値を基準として変化させ
る。そして、このループフィルタｌＯから出力された補
正データｅは、コンパレータ９の入力端子Ｂに供給され
ると共に、符号反転回路１１によって符号が反転され、
この反転された補正データーｅがカウンタ８のプリセッ
トデータ入力端子りに供給される。
次に上述した一実施例の動作について、第２図を参照し
て説明する。
て説明する。
まず、外部から第２図（イ）に示すような入力パルスＰ
ｉが供給されると、この入力パルスＰｉの立ち下かりエ
ツジかエツジ検出回路５によって検出され、このエツジ
検出回路５から同図（ロ）に示すようなエツジ検出パル
スＥＳが出力される。このエツジ検出パルスＥＳが出力
される毎に、カウンタ８のカウント値がデータラッチ回
路６によって保持され、その保持内容が位相誤差データ
θとしてループフィルタ１０へ供給される。このループ
フィルタ■０では、位相誤差データθから不必要な周波
数成分が除去され、位相誤差データθに対応した補正デ
ータｅか生成される。そして、この補正データｅがコン
パレータ９によって現在のカウンタ８のカウント値と比
較され、これら補正データｅとカウント値が一致した時
点で、一致信号ＥＱがカウンタ８のロード入力端子りに
供給される。これにより、カウンタ８のカウント値は、
第２図（ハ）に示すように、ループフィルタ１０から出
力される補正データｅ 、、ｅ 、、ｅ 、、・・・と
一致する毎に、それらの符号を反転した値−ｅ 、、
ｅ 、、−ｅ、、・ｉニブリセットされ、以降−ｅ ｌ
−ｅ ＊ 、 ｅ −〜ｅ ５．ｅ ５〜ｅ４．・・
というように、クロックパルスφの周期によって決まる
一定の傾きで順次増加を繰り返す。そして、入力パルス
Ｐｉが立ち下がる毎に、カウンタ８のカウント値がデー
タラッチ回路６によって保持され、その保持されたデー
タが第２図（ニ）に示すように、位相誤差データθとし
てループフィルタｌＯへ供給される。一方、カウンタ８
から出力されるカウント値の符号ビットを、出力パルス
Ｐｏとすることで再生クロックげ得られる。上述した動
作を繰り返すことにより、入力パルスＰｉの立ち下がり
エツジにおいてカウント値が常に°０゛となるように、
すなわち位相誤差データθが常に“０“となる方向へ動
作し、この結果、入力パルスＰｉの立ち下がりエツジに
追従する出力パルスＰｏが得られる。
ｉが供給されると、この入力パルスＰｉの立ち下かりエ
ツジかエツジ検出回路５によって検出され、このエツジ
検出回路５から同図（ロ）に示すようなエツジ検出パル
スＥＳが出力される。このエツジ検出パルスＥＳが出力
される毎に、カウンタ８のカウント値がデータラッチ回
路６によって保持され、その保持内容が位相誤差データ
θとしてループフィルタ１０へ供給される。このループ
フィルタ■０では、位相誤差データθから不必要な周波
数成分が除去され、位相誤差データθに対応した補正デ
ータｅか生成される。そして、この補正データｅがコン
パレータ９によって現在のカウンタ８のカウント値と比
較され、これら補正データｅとカウント値が一致した時
点で、一致信号ＥＱがカウンタ８のロード入力端子りに
供給される。これにより、カウンタ８のカウント値は、
第２図（ハ）に示すように、ループフィルタ１０から出
力される補正データｅ 、、ｅ 、、ｅ 、、・・・と
一致する毎に、それらの符号を反転した値−ｅ 、、
ｅ 、、−ｅ、、・ｉニブリセットされ、以降−ｅ ｌ
−ｅ ＊ 、 ｅ −〜ｅ ５．ｅ ５〜ｅ４．・・
というように、クロックパルスφの周期によって決まる
一定の傾きで順次増加を繰り返す。そして、入力パルス
Ｐｉが立ち下がる毎に、カウンタ８のカウント値がデー
タラッチ回路６によって保持され、その保持されたデー
タが第２図（ニ）に示すように、位相誤差データθとし
てループフィルタｌＯへ供給される。一方、カウンタ８
から出力されるカウント値の符号ビットを、出力パルス
Ｐｏとすることで再生クロックげ得られる。上述した動
作を繰り返すことにより、入力パルスＰｉの立ち下がり
エツジにおいてカウント値が常に°０゛となるように、
すなわち位相誤差データθが常に“０“となる方向へ動
作し、この結果、入力パルスＰｉの立ち下がりエツジに
追従する出力パルスＰｏが得られる。
「発明の効果」
以上説明したように、この発明によれば、従来各々別個
のカウンタを有して構成されていたＤＰＣとＤＣＯを、
単一のカウンタによって構成することができるので、回
路構成を簡略化することができ、またディノタル入力パ
ルスの立ち上かりもしくは立ち下がりエツジにおいて、
カウンタのカウント値を保持し、この保持内容を直接、
位相誤差データとしてループフィルタに供給するように
したので、ＤＰＣによって生しる入力パルスのキャリア
成分を有効に除去することができると共に、ループフィ
ルタを、例えばＤＳＰによって構成することが可能とな
り、ループフィルタの設計が容態となり、したがってデ
ィジタルＰＬＬ回路全体の製造コストを低減することが
できるという効果が得られる。
のカウンタを有して構成されていたＤＰＣとＤＣＯを、
単一のカウンタによって構成することができるので、回
路構成を簡略化することができ、またディノタル入力パ
ルスの立ち上かりもしくは立ち下がりエツジにおいて、
カウンタのカウント値を保持し、この保持内容を直接、
位相誤差データとしてループフィルタに供給するように
したので、ＤＰＣによって生しる入力パルスのキャリア
成分を有効に除去することができると共に、ループフィ
ルタを、例えばＤＳＰによって構成することが可能とな
り、ループフィルタの設計が容態となり、したがってデ
ィジタルＰＬＬ回路全体の製造コストを低減することが
できるという効果が得られる。
第１図はこの発明の一実施例によるデインタルＰＬＬ回
路の構成を示すブロック図、第２図は同実施例の動作を
説明するための各部の波形図、第３図は従来のディジタ
ルＰＬＬ回路の構成を示すブロック図である。 ５・・・・・・エツジ検出回路、 ・・・・・・データラッチ回路（ラッチ手段）、・・・
・・・カウンタ、 ・・・・・・コンパレータ（比較手段）、０・・・・・
・ループフィルタ、 ｌ・・・・・・符号反転回路（符号反転手段）。
路の構成を示すブロック図、第２図は同実施例の動作を
説明するための各部の波形図、第３図は従来のディジタ
ルＰＬＬ回路の構成を示すブロック図である。 ５・・・・・・エツジ検出回路、 ・・・・・・データラッチ回路（ラッチ手段）、・・・
・・・カウンタ、 ・・・・・・コンパレータ（比較手段）、０・・・・・
・ループフィルタ、 ｌ・・・・・・符号反転回路（符号反転手段）。
Claims (1)
- 【特許請求の範囲】 一致信号の到来に応じて初期値がプリセットされ、以降
一定の傾きで前記初期値の符号を反転した値まで順次カ
ウント値が変化するカウンタと、シリアルに供給される
入力パルスの立ち上がりもしくは立ち下がりエッジにお
いて、前記カウンタのカウント値を位相誤差データとし
て保持するラッチ手段と、 前記ラッチ手段によって保持された位相誤差データから
不必要な周波数成分を除去するループフィルタと、 前記ループフィルタの出力データの符号を反転した値を
前記初期値として前記カウンタに供給する符号反転手段
と、 前記ループフィルタの出力データと前記カウンタのカウ
ント値とを比較し、両者が一致した場合に、一致信号を
出力する比較手段とを具備し、前記カウンタから出力さ
れるカウント値の符号ビットを出力パルスとして出力す
ることを特徴とするディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179049A JP2570472B2 (ja) | 1990-07-06 | 1990-07-06 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179049A JP2570472B2 (ja) | 1990-07-06 | 1990-07-06 | ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0468817A true JPH0468817A (ja) | 1992-03-04 |
| JP2570472B2 JP2570472B2 (ja) | 1997-01-08 |
Family
ID=16059233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179049A Expired - Fee Related JP2570472B2 (ja) | 1990-07-06 | 1990-07-06 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570472B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0778675A1 (en) | 1995-12-06 | 1997-06-11 | Yamaha Corporation | Digital PLL circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5746255A (en) * | 1980-09-03 | 1982-03-16 | Matsushita Electric Ind Co Ltd | Picture forming particle |
-
1990
- 1990-07-06 JP JP2179049A patent/JP2570472B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5746255A (en) * | 1980-09-03 | 1982-03-16 | Matsushita Electric Ind Co Ltd | Picture forming particle |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0778675A1 (en) | 1995-12-06 | 1997-06-11 | Yamaha Corporation | Digital PLL circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570472B2 (ja) | 1997-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4970475A (en) | Linearized three state phase detector | |
| EP1249936A2 (en) | Lock detection circuit | |
| US5159279A (en) | Apparatus and method for detecting out-of-lock condition in a phase lock loop | |
| JPH0795060A (ja) | ジッタが補償される低電力の位相ロック・ループとその方法 | |
| JPH06244717A (ja) | 発振器クロック信号生成回路 | |
| US3723889A (en) | Phase and frequency comparator | |
| US7127017B1 (en) | Clock recovery circuit with second order digital filter | |
| US5966033A (en) | Low ripple phase detector | |
| JPS63263936A (ja) | データ検出器 | |
| US6940323B2 (en) | Phase locked loop circuit with an unlock detection circuit and a switch | |
| US4596964A (en) | Digital phase locked loop | |
| US5563531A (en) | Digital phase comparator | |
| US4573024A (en) | PLL having two-frequency VCO | |
| JPH0468817A (ja) | ディジタルｐｌｌ回路 | |
| JP2811994B2 (ja) | 位相同期回路 | |
| US6114889A (en) | Phase locked loop for recovering clock | |
| JP2531269B2 (ja) | 同期検出方式 | |
| JPH08211968A (ja) | 改善されたリセット信号発生方法及びその装置 | |
| JPH0250655B2 (ja) | ||
| KR930004859B1 (ko) | 위상 고정 루프 회로의 위상 검출장치 | |
| JP2861308B2 (ja) | ディジタルｐｌｌ回路 | |
| JPH03206725A (ja) | Ｐｌｌロック検出回路 | |
| JPH05243980A (ja) | クロックホールドオーバ回路 | |
| KR100272576B1 (ko) | 클럭복원을위한위상비교장치 | |
| JPS63124623A (ja) | Ｐｌｌ周波数シンセサイザのアンロツク検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071024 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |