JPH0795060A - ジッタが補償される低電力の位相ロック・ループとその方法 - Google Patents
ジッタが補償される低電力の位相ロック・ループとその方法Info
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- JPH0795060A JPH0795060A JP6191264A JP19126494A JPH0795060A JP H0795060 A JPH0795060 A JP H0795060A JP 6191264 A JP6191264 A JP 6191264A JP 19126494 A JP19126494 A JP 19126494A JP H0795060 A JPH0795060 A JP H0795060A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 位相ロック・ループ（ＰＬＬ）（４０）は、
比較的低い電力消費量と、クロック出力信号の比較的低
いジッタを同時に有する。 【構成】 ＰＬＬ（４０）には、位相検出器（４１）
と、位相検出器（４１）の出力に接続された位相誤差ア
キュムレータ（４２）とが含まれる。位相誤差アキュム
レータ（４２）は、比較的速いクロック速度で位相検出
器（４１）の出力をサンプリングするが、比較的遅いク
ロック速度でこれらのサンプルを蓄積し、その出力を発
生する。そのためＰＬＬ（４０）は、短い期間の位相遅
延を捕捉して、クロック出力信号のジッタを低く維持す
るが、同時にループ・フィルタ（４３）は比較的遅い速
度で周期的にその出力を調整すれば済むので、電力の節
約になる。位相検出器（４１）は、位相検出器ラッチ
（６０）の準安定状態を検出して、アップ・パルスまた
はダウン・パルスに分解して、さらにクロック出力信号
のジッタを削減する。
比較的低い電力消費量と、クロック出力信号の比較的低
いジッタを同時に有する。 【構成】 ＰＬＬ（４０）には、位相検出器（４１）
と、位相検出器（４１）の出力に接続された位相誤差ア
キュムレータ（４２）とが含まれる。位相誤差アキュム
レータ（４２）は、比較的速いクロック速度で位相検出
器（４１）の出力をサンプリングするが、比較的遅いク
ロック速度でこれらのサンプルを蓄積し、その出力を発
生する。そのためＰＬＬ（４０）は、短い期間の位相遅
延を捕捉して、クロック出力信号のジッタを低く維持す
るが、同時にループ・フィルタ（４３）は比較的遅い速
度で周期的にその出力を調整すれば済むので、電力の節
約になる。位相検出器（４１）は、位相検出器ラッチ
（６０）の準安定状態を検出して、アップ・パルスまた
はダウン・パルスに分解して、さらにクロック出力信号
のジッタを削減する。
Description
【０００１】
【産業上の利用分野】本発明は一般に電気回路に関し、
さらに詳しくは位相ロック・ループに関する。
さらに詳しくは位相ロック・ループに関する。
【０００２】
【従来の技術】基本的な位相ロック・ループ（ＰＬＬ：
phase locked loop ）は、ループ・クロック信号と基準
クロック信号との位相差を示す位相検出出力信号を発生
する位相検出器を有する。この位相検出器は、位相検出
出力信号をループ・フィルタの入力に送る。ループ・フ
ィルタは、２個のクロック信号の位相が外れていると位
相検出器が検出する時間の長さを示す出力電圧レベルを
与える低域フィルタである。ループ・フィルタの出力
は、電圧制御発振器（ＶＣＯ：voltage controlledosci
llator ）の入力を駆動する。次にＶＣＯは、所望の周
波数を有するクロック出力信号を設ける。このクロック
出力信号がループ分周器（loop divider）内で分周され
て、ループ・クロック信号となる。このため、ＰＬＬは
ループ分周器の値に基づいて、基準クロック信号の周波
数よりも何倍も大きい周波数を有するクロック出力信号
を生成することができる。
phase locked loop ）は、ループ・クロック信号と基準
クロック信号との位相差を示す位相検出出力信号を発生
する位相検出器を有する。この位相検出器は、位相検出
出力信号をループ・フィルタの入力に送る。ループ・フ
ィルタは、２個のクロック信号の位相が外れていると位
相検出器が検出する時間の長さを示す出力電圧レベルを
与える低域フィルタである。ループ・フィルタの出力
は、電圧制御発振器（ＶＣＯ：voltage controlledosci
llator ）の入力を駆動する。次にＶＣＯは、所望の周
波数を有するクロック出力信号を設ける。このクロック
出力信号がループ分周器（loop divider）内で分周され
て、ループ・クロック信号となる。このため、ＰＬＬは
ループ分周器の値に基づいて、基準クロック信号の周波
数よりも何倍も大きい周波数を有するクロック出力信号
を生成することができる。
【０００３】デジタル装置においては、位相検出器はデ
ジタル出力を発生して、２個の入力クロック信号間の位
相差を示す。たとえば、三状態位相検出器は、高論理状
態では１つの出力信号を設けて、基準クロック信号とル
ープ・クロック信号との間の先行位相を示し、低論理状
態では遅行位相を示し、高インピーダンス状態ではロッ
ク状態を示す。ＩＶ型位相検出器として知られる別の種
類のデジタル位相検出器は、高論理などの能動論理状態
で１つの出力信号を設けて、基準クロック信号とループ
・クロック信号との間の先行位相を示す。またこのＩＶ
型位相検出器は、能動論理状態で第２出力信号を設け
て、基準クロック信号とループ・クロック信号との間の
遅行位相を表す。ＩＶ型位相検出器は、非能動論理状態
では両方の出力信号を設けてロック状態を示す。
ジタル出力を発生して、２個の入力クロック信号間の位
相差を示す。たとえば、三状態位相検出器は、高論理状
態では１つの出力信号を設けて、基準クロック信号とル
ープ・クロック信号との間の先行位相を示し、低論理状
態では遅行位相を示し、高インピーダンス状態ではロッ
ク状態を示す。ＩＶ型位相検出器として知られる別の種
類のデジタル位相検出器は、高論理などの能動論理状態
で１つの出力信号を設けて、基準クロック信号とループ
・クロック信号との間の先行位相を示す。またこのＩＶ
型位相検出器は、能動論理状態で第２出力信号を設け
て、基準クロック信号とループ・クロック信号との間の
遅行位相を表す。ＩＶ型位相検出器は、非能動論理状態
では両方の出力信号を設けてロック状態を示す。
【０００４】次にデジタル・ループ・フィルタは、比較
的速い速度で位相検出器の出力をサンプリングして、信
号がロックから外れる時間の量を正確に検出する。ルー
プ・フィルタは、現在と以前のサンプル値に基づいて、
デジタル・コードを設ける。この種のＰＬＬは、電力消
費量とクロック・ジッタの感度との間に固有の妥協点を
示す。ループ・フィルタが比較的高速度で位相検出器の
出力をサンプリングすると、より正確に位相差を表し、
そのためにＰＬＬはジッタの低いクロック出力信号を設
ける。しかし、サンプリング速度が速くなると、電力消
費量が増える。ループ・フィルタのサンプリング速度が
遅くなると、電力消費量は少なくなるが、クロック出力
信号のジッタは増加する。
的速い速度で位相検出器の出力をサンプリングして、信
号がロックから外れる時間の量を正確に検出する。ルー
プ・フィルタは、現在と以前のサンプル値に基づいて、
デジタル・コードを設ける。この種のＰＬＬは、電力消
費量とクロック・ジッタの感度との間に固有の妥協点を
示す。ループ・フィルタが比較的高速度で位相検出器の
出力をサンプリングすると、より正確に位相差を表し、
そのためにＰＬＬはジッタの低いクロック出力信号を設
ける。しかし、サンプリング速度が速くなると、電力消
費量が増える。ループ・フィルタのサンプリング速度が
遅くなると、電力消費量は少なくなるが、クロック出力
信号のジッタは増加する。
【０００５】別の問題は、デジタル位相検出器回路自身
が、望ましくない信号ジッタを起こすことがあることで
ある。ループ・クロック信号が基本的に基準クロック信
号にロックされると、２つの信号間に、数ナノ秒（ｎ
ｓ）程度の比較的小さい位相差が起こる。しかし位相検
出器は、このように小さい差を正確に区別することはで
きないことがある。そのために、クロック信号の遷移に
おける位相検出器の出力が不確定となり、実際の位相差
を正確に反映しなくなる。これによって信号ジッタが増
大する。
が、望ましくない信号ジッタを起こすことがあることで
ある。ループ・クロック信号が基本的に基準クロック信
号にロックされると、２つの信号間に、数ナノ秒（ｎ
ｓ）程度の比較的小さい位相差が起こる。しかし位相検
出器は、このように小さい差を正確に区別することはで
きないことがある。そのために、クロック信号の遷移に
おける位相検出器の出力が不確定となり、実際の位相差
を正確に反映しなくなる。これによって信号ジッタが増
大する。
【０００６】
【発明が解決しようとする課題】そのために、電力消費
量が比較的小さく、なおかつクロック出力信号のジッタ
が比較的低いＰＬＬが望ましい。
量が比較的小さく、なおかつクロック出力信号のジッタ
が比較的低いＰＬＬが望ましい。
【０００７】
【課題を解決するための手段】従って、本発明はある形
態において、位相検出器と、位相誤差蓄積部と、ループ
・フィルタと、電圧制御発振器と、ループ分周器とから
構成される低電力のジッタが補償された位相ロック・ル
ープを提供する。この位相検出器は、基準クロック信号
を受け取る第１入力と、ループ・クロック信号を受け取
る第２入力と、出力とを有する。位相検出器は、基準ク
ロック信号とループ・クロック信号との位相差に応答し
て、出力において位相検出出力信号を発生する。位相誤
差蓄積部は、位相検出器に結合されて、あるサンプル・
クロックで周期的に位相検出出力をサンプリングして、
所定の数のサンプル・クロック期間にわたり蓄積された
位相誤差を蓄積する。ループ・フィルタは、位相誤差蓄
積部に結合されて蓄積された位相誤差を受け取る入力
と、濾波された出力を設ける出力とを有する。電圧制御
発振器は、ループ・フィルタの出力に結合された入力
と、位相ロック・ループのクロック出力信号を設ける出
力とを有する。ループ分周器は、位相ロック・ループの
クロック出力信号を受け取る入力と、ループ・クロック
信号を設ける出力とを有する。
態において、位相検出器と、位相誤差蓄積部と、ループ
・フィルタと、電圧制御発振器と、ループ分周器とから
構成される低電力のジッタが補償された位相ロック・ル
ープを提供する。この位相検出器は、基準クロック信号
を受け取る第１入力と、ループ・クロック信号を受け取
る第２入力と、出力とを有する。位相検出器は、基準ク
ロック信号とループ・クロック信号との位相差に応答し
て、出力において位相検出出力信号を発生する。位相誤
差蓄積部は、位相検出器に結合されて、あるサンプル・
クロックで周期的に位相検出出力をサンプリングして、
所定の数のサンプル・クロック期間にわたり蓄積された
位相誤差を蓄積する。ループ・フィルタは、位相誤差蓄
積部に結合されて蓄積された位相誤差を受け取る入力
と、濾波された出力を設ける出力とを有する。電圧制御
発振器は、ループ・フィルタの出力に結合された入力
と、位相ロック・ループのクロック出力信号を設ける出
力とを有する。ループ分周器は、位相ロック・ループの
クロック出力信号を受け取る入力と、ループ・クロック
信号を設ける出力とを有する。
【０００８】本発明は、別の形態では、位相ロック・ル
ープのジッタを低く維持しながら電力を削減する方法を
提供する。基準クロック信号とループ・クロック信号と
の位相差が検出されて、位相検出信号となる。位相検出
信号はサンプル・クロックの所定の遷移においてサンプ
リングされる。位相検出信号の複数のサンプルが蓄積さ
れて、蓄積された位相誤差となる。この蓄積位相誤差
は、ループ・フィルタ内で濾波される。位相ロック・ル
ープのクロック出力信号には、ループ・フィルタの出力
に比例する周波数が与えられる。
ープのジッタを低く維持しながら電力を削減する方法を
提供する。基準クロック信号とループ・クロック信号と
の位相差が検出されて、位相検出信号となる。位相検出
信号はサンプル・クロックの所定の遷移においてサンプ
リングされる。位相検出信号の複数のサンプルが蓄積さ
れて、蓄積された位相誤差となる。この蓄積位相誤差
は、ループ・フィルタ内で濾波される。位相ロック・ル
ープのクロック出力信号には、ループ・フィルタの出力
に比例する周波数が与えられる。
【０００９】これらとその他の特徴および利点は、以下
の詳細な説明と、添付の図面とからさらに明確に理解さ
れるだろう。
の詳細な説明と、添付の図面とからさらに明確に理解さ
れるだろう。
【００１０】
【実施例】図１は、従来の技術による位相ロック・ルー
プ（ＰＬＬ）２０をブロック図で示す。ＰＬＬ２０に
は、位相検出器２１，ループ・フィルタ２２、電圧制御
発振器（ＶＣＯ）２３およびループ分周器２４が含まれ
る。位相検出器２１は、「基準クロック信号（REFERENC
E CLOCK SIGNAL）」と記された信号を受け取る第１入力
と、「ループ・クロック信号（LOOP CLOCK SIGNAL ）」
と記された信号を受け取る第２入力と、位相検出出力信
号を設ける出力とを有する。ループ・フィルタ２２は、
位相検出器２１の出力に接続されてそこで位相検出出力
信号を受け取る入力と、出力とを有する。ＶＣＯ２３
は、ループ・フィルタ２２の出力に接続された入力と、
「クロック出力信号（CLOCK OUTPUT SIGNAL ）」と記さ
れた出力信号を設ける出力とを有する。ループ分周器２
４は、ＶＣＯ２３の出力に接続された入力と、位相検出
器２１の第２入力に接続されてループ・クロック信号を
設ける出力とを有する。
プ（ＰＬＬ）２０をブロック図で示す。ＰＬＬ２０に
は、位相検出器２１，ループ・フィルタ２２、電圧制御
発振器（ＶＣＯ）２３およびループ分周器２４が含まれ
る。位相検出器２１は、「基準クロック信号（REFERENC
E CLOCK SIGNAL）」と記された信号を受け取る第１入力
と、「ループ・クロック信号（LOOP CLOCK SIGNAL ）」
と記された信号を受け取る第２入力と、位相検出出力信
号を設ける出力とを有する。ループ・フィルタ２２は、
位相検出器２１の出力に接続されてそこで位相検出出力
信号を受け取る入力と、出力とを有する。ＶＣＯ２３
は、ループ・フィルタ２２の出力に接続された入力と、
「クロック出力信号（CLOCK OUTPUT SIGNAL ）」と記さ
れた出力信号を設ける出力とを有する。ループ分周器２
４は、ＶＣＯ２３の出力に接続された入力と、位相検出
器２１の第２入力に接続されてループ・クロック信号を
設ける出力とを有する。
【００１１】ＰＬＬ２０は、低電力の電話通信などの低
電力を必要とする用途で用いることができる。このよう
な用途では、従来、ＰＬＬ２０は、相補型金属酸化膜半
導体（ＣＭＯＳ：complementary metal oxide semicond
uctor ）回路構成として集積回路の形で組み込まれてい
る。ＣＭＯＳ回路構成は、事実上すべての電力散逸が切
り替え中に起こるために、低電力の用途では有用であ
る。しかしＣＭＯＳ回路構成の電力消費量は、切り替え
量に比例して増加する。
電力を必要とする用途で用いることができる。このよう
な用途では、従来、ＰＬＬ２０は、相補型金属酸化膜半
導体（ＣＭＯＳ：complementary metal oxide semicond
uctor ）回路構成として集積回路の形で組み込まれてい
る。ＣＭＯＳ回路構成は、事実上すべての電力散逸が切
り替え中に起こるために、低電力の用途では有用であ
る。しかしＣＭＯＳ回路構成の電力消費量は、切り替え
量に比例して増加する。
【００１２】このような関係が、ＰＬＬ２０に関して電
力消費量と性能の間の固有の妥協点を生み出す。位相検
出器２１は、基準クロックと分周されたループ・クロッ
クとの間の位相差に応答して、連続したデジタル出力を
設ける。しかし、ループ・フィルタ２２は、位相検出器
２１の出力を周期的にサンプリングして、それに応じ
て、出力を変更しなければならない。たとえば、位相検
出器２１が、ループ・クロック信号が基準クロック信号
に遅行していることを示すと、ループ・フィルタ２２は
その出力端子でデジタル・コード値を大きくして、クロ
ック出力信号の周波数を大きくしなければならない。ル
ープ・フィルタ２２のサンプリング速度が速くなると、
ループ・フィルタ２２は基準クロック信号とループ・ク
ロック信号との間の位相関係をより正確に反映すること
ができるようになる。このように応答性が改善されるこ
とによって、クロック出力信号のジッタは減るが、サン
プリング速度がより高くなると、ループ・フィルタ２２
はより多くの電力を消費する。そのため、電力消費量を
減らすためには、ループ・フィルタ２２のサンプリング
周波数を小さくすることが望ましい。しかし、ループ・
フィルタ２２のサンプリング周波数が小さくなると、ル
ープ・フィルタ２２は、基準クロック信号とループ・ク
ロック信号との間の位相差に対する応答性が悪くなり、
そのためにクロック出力信号のジッタが増大する。
力消費量と性能の間の固有の妥協点を生み出す。位相検
出器２１は、基準クロックと分周されたループ・クロッ
クとの間の位相差に応答して、連続したデジタル出力を
設ける。しかし、ループ・フィルタ２２は、位相検出器
２１の出力を周期的にサンプリングして、それに応じ
て、出力を変更しなければならない。たとえば、位相検
出器２１が、ループ・クロック信号が基準クロック信号
に遅行していることを示すと、ループ・フィルタ２２は
その出力端子でデジタル・コード値を大きくして、クロ
ック出力信号の周波数を大きくしなければならない。ル
ープ・フィルタ２２のサンプリング速度が速くなると、
ループ・フィルタ２２は基準クロック信号とループ・ク
ロック信号との間の位相関係をより正確に反映すること
ができるようになる。このように応答性が改善されるこ
とによって、クロック出力信号のジッタは減るが、サン
プリング速度がより高くなると、ループ・フィルタ２２
はより多くの電力を消費する。そのため、電力消費量を
減らすためには、ループ・フィルタ２２のサンプリング
周波数を小さくすることが望ましい。しかし、ループ・
フィルタ２２のサンプリング周波数が小さくなると、ル
ープ・フィルタ２２は、基準クロック信号とループ・ク
ロック信号との間の位相差に対する応答性が悪くなり、
そのためにクロック出力信号のジッタが増大する。
【００１３】図２は、本発明によるＰＬＬ４０をブロッ
ク図で示す。ＰＬＬ４０には、位相検出器４１，位相誤
差アキュムレータ４２，ループ・フィルタ４３，ＶＣＯ
４４およびループ分周器４５が含まれる。図１と共通の
信号名は、そのまま用いられる。位相検出器４１は、基
準クロック信号を受け取る第１入力と、ループ・クロッ
ク信号を受け取る第２入力と、「アップ（UP）」と記さ
れた第１位相検出出力信号を設ける第１出力と、「ダウ
ン（DOWN）」と記された第２位相検出出力信号を設ける
第２出力とを有する。基準クロック信号は比較的低周波
のクロック信号で、通常は、「ＦREF 」と指定された周
波数を有する外部発振器（図示せず）によって生成され
る。位相誤差アキュムレータ４２は、アップ信号を受け
取る第１入力と、ダウン信号を受け取る第２入力と、
「サンプル・クロック（SAMPLE CLOCK）」と記された信
号を受け取るサンプル・クロック入力と、「ラッチング
・クロック（LATCHING CLOCK）」と記された信号を受け
取るラッチング・クロック入力と、ｍビットのデジタル
出力語を設ける出力端子とを有する。ループ・フィルタ
４３は、位相誤差アキュムレータ４２の出力に接続され
た入力と、ｎビットのデジタル出力語を設ける出力とを
有する。ＶＣＯ４４は、ループ・フィルタ４３の出力に
接続された入力と、クロック出力信号を設ける出力とを
有する。クロック出力信号は、「ＦOUT 」と指定された
周波数を有するＰＬＬ４０の比較的高周波のクロック出
力信号である。ＦOUT は、ループ分周器４５の値に基づ
くＦREFの倍数である。ループ分周器４５は、ＶＣＯ４
４の出力に接続された入力と、位相検出器４１の第２入
力に接続されてループ・クロック信号を設ける出力とを
有する。
ク図で示す。ＰＬＬ４０には、位相検出器４１，位相誤
差アキュムレータ４２，ループ・フィルタ４３，ＶＣＯ
４４およびループ分周器４５が含まれる。図１と共通の
信号名は、そのまま用いられる。位相検出器４１は、基
準クロック信号を受け取る第１入力と、ループ・クロッ
ク信号を受け取る第２入力と、「アップ（UP）」と記さ
れた第１位相検出出力信号を設ける第１出力と、「ダウ
ン（DOWN）」と記された第２位相検出出力信号を設ける
第２出力とを有する。基準クロック信号は比較的低周波
のクロック信号で、通常は、「ＦREF 」と指定された周
波数を有する外部発振器（図示せず）によって生成され
る。位相誤差アキュムレータ４２は、アップ信号を受け
取る第１入力と、ダウン信号を受け取る第２入力と、
「サンプル・クロック（SAMPLE CLOCK）」と記された信
号を受け取るサンプル・クロック入力と、「ラッチング
・クロック（LATCHING CLOCK）」と記された信号を受け
取るラッチング・クロック入力と、ｍビットのデジタル
出力語を設ける出力端子とを有する。ループ・フィルタ
４３は、位相誤差アキュムレータ４２の出力に接続され
た入力と、ｎビットのデジタル出力語を設ける出力とを
有する。ＶＣＯ４４は、ループ・フィルタ４３の出力に
接続された入力と、クロック出力信号を設ける出力とを
有する。クロック出力信号は、「ＦOUT 」と指定された
周波数を有するＰＬＬ４０の比較的高周波のクロック出
力信号である。ＦOUT は、ループ分周器４５の値に基づ
くＦREFの倍数である。ループ分周器４５は、ＶＣＯ４
４の出力に接続された入力と、位相検出器４１の第２入
力に接続されてループ・クロック信号を設ける出力とを
有する。
【００１４】位相検出器４１は、基準クロック信号の低
から高への遷移と、ループ・クロック信号の高から低へ
の遷移に関して出力を設けるＩＶ型デジタル位相検出器
である。位相検出器４１は高論理電圧でアップ信号を能
動化して、ループ・クロック信号が基準クロック信号に
遅行している、すなわち基準クロック信号はループ・ク
ロック信号が高から低への遷移を行う前に低から高への
遷移を行う状態を表す。位相検出器４１は、高論理電圧
でダウン信号を能動化して、ループ・クロック信号が基
準クロック信号に先行している、すなわちループ・クロ
ック信号が、基準クロック信号が低から高への遷移を行
う前に、高から低への遷移を行う状態を表す。位相検出
器４１は、位相差の期間にほぼ等しい時間だけ、アップ
信号およびダウン信号をパルス化する。
から高への遷移と、ループ・クロック信号の高から低へ
の遷移に関して出力を設けるＩＶ型デジタル位相検出器
である。位相検出器４１は高論理電圧でアップ信号を能
動化して、ループ・クロック信号が基準クロック信号に
遅行している、すなわち基準クロック信号はループ・ク
ロック信号が高から低への遷移を行う前に低から高への
遷移を行う状態を表す。位相検出器４１は、高論理電圧
でダウン信号を能動化して、ループ・クロック信号が基
準クロック信号に先行している、すなわちループ・クロ
ック信号が、基準クロック信号が低から高への遷移を行
う前に、高から低への遷移を行う状態を表す。位相検出
器４１は、位相差の期間にほぼ等しい時間だけ、アップ
信号およびダウン信号をパルス化する。
【００１５】基準クロック信号とループ・クロック信号
の対応する遷移が充分に短い期間、たとえば１ｎｓ間の
間に起こると、従来のＩＶ型位相検出器は不確定な状態
となり、アップ・パルスまたはダウン・パルスを発生す
るか、あるいは全然パルスを発生しない。本発明によ
り、位相検出器４１は、この不確定状態の発生を検出し
て、それに応答して自動的にアップ・パルスを発生す
る。この動作によりクロック信号のジッタは大幅に少な
くなるが、これは強制されたアップ・パルスが、アップ
・パルスおよびダウン・パルスに無作為に周波数を可変
させる代わりにクロック出力信号の周波数を次第に連続
して大きくするためである。事実、位相検出器４１は、
基準クロック信号に先行するループ・クロック信号を明
確に検出して、それに応答してダウン・パルスを１つ発
生することができる。
の対応する遷移が充分に短い期間、たとえば１ｎｓ間の
間に起こると、従来のＩＶ型位相検出器は不確定な状態
となり、アップ・パルスまたはダウン・パルスを発生す
るか、あるいは全然パルスを発生しない。本発明によ
り、位相検出器４１は、この不確定状態の発生を検出し
て、それに応答して自動的にアップ・パルスを発生す
る。この動作によりクロック信号のジッタは大幅に少な
くなるが、これは強制されたアップ・パルスが、アップ
・パルスおよびダウン・パルスに無作為に周波数を可変
させる代わりにクロック出力信号の周波数を次第に連続
して大きくするためである。事実、位相検出器４１は、
基準クロック信号に先行するループ・クロック信号を明
確に検出して、それに応答してダウン・パルスを１つ発
生することができる。
【００１６】図３および図４は、図２の位相検出器４１
の第１部分と第２部分とをそれぞれ、部分ブロック図お
よび部分論理図に示す。図３および図４を共に見ると、
位相検出器４１は一般に、クロック・ラッチング部５
０，位相検出器ラッチ６０および分解部（resolution p
ortion）７０によって構成される。
の第１部分と第２部分とをそれぞれ、部分ブロック図お
よび部分論理図に示す。図３および図４を共に見ると、
位相検出器４１は一般に、クロック・ラッチング部５
０，位相検出器ラッチ６０および分解部（resolution p
ortion）７０によって構成される。
【００１７】クロック・ラッチング部５０には、Ｄ型フ
リップフロップ５１，インバータ５２，Ｄ型フリップフ
ロップ５３，インバータ５４，ＡＮＤゲート５５，Ｄ型
フリップフロップ５６，ＡＮＤゲート５７およびＮＯＲ
ゲート５８が含まれる。フリップフロップ５１は、「Ｖ
D 」と記された電源電圧端子に接続された「Ｄ」と記さ
れたデータ入力端子と、基準クロック信号を受け取る
「ＣＫ］と記された真クロック入力端子と、「反転Ｃ
Ｋ」と記された相補クロック入力端子と、「反転Ｒ」と
記された相補リセット入力端子と、「Ｑ」と記された真
出力端子とを有する。ＶD は、約５ボルトの公称値を有
する真または高論理電圧を表す、より正の値の大きい電
源電圧である。インバータ５２は、基準クロック信号を
受け取る入力端子と、フリップフロップ５１の反転ＣＫ
入力端子に接続された出力端子とを有する。フリップフ
ロップ５３は、ＶD に接続されたＤ入力端子と、ＣＫ入
力端子と、ループ・クロック信号を受け取る反転ＣＫ入
力端子と、反転Ｒ入力端子と、Ｑ出力端子とを有する。
インバータ５４は、ループ・クロック信号を受け取る入
力端子と、フリップフロップ５３のＣＫ入力端子に接続
された出力端子とを有する。ＡＮＤゲート５５は、フリ
ップフロップ５１のＱ出力端子に接続された第１入力端
子と、フリップフロップ５３のＱ出力端子に接続された
第２入力端子と、出力端子とを有する。フリップフロッ
プ５６は、ＡＮＤゲート５５の出力端子に接続されたＤ
入力端子と、サンプル・クロックを受け取るＣＫ入力端
子と、「反転サンプル・クロック（SAMPLE CLOCK）」と
記されたサンプル・クロック信号の補数を受け取る反転
ＣＫ入力端子と、Ｑ出力端子とを有する。サンプル・ク
ロックは、図示された実施例ではＦOUT ／２に等しい周
波数を有する高速クロックである。ＡＮＤゲート５７
は、フリップフロップ５１のＱ出力端子に接続された第
１入力端子と、フリップフロップ５６のＱ出力端子に接
続された第２入力端子と、フリップフロップ５３のＱ出
力端子に接続された第３入力端子と、出力端子とを有す
る。ＮＯＲゲート５８は、ＡＮＤゲート５７の出力端子
に接続された第１入力端子と、「リセット（RESET ）」
と記された信号を受け取る第２入力端子と、フリップフ
ロップ５１，５３の反転Ｒ入力端子に接続された出力端
子とを有する。
リップフロップ５１，インバータ５２，Ｄ型フリップフ
ロップ５３，インバータ５４，ＡＮＤゲート５５，Ｄ型
フリップフロップ５６，ＡＮＤゲート５７およびＮＯＲ
ゲート５８が含まれる。フリップフロップ５１は、「Ｖ
D 」と記された電源電圧端子に接続された「Ｄ」と記さ
れたデータ入力端子と、基準クロック信号を受け取る
「ＣＫ］と記された真クロック入力端子と、「反転Ｃ
Ｋ」と記された相補クロック入力端子と、「反転Ｒ」と
記された相補リセット入力端子と、「Ｑ」と記された真
出力端子とを有する。ＶD は、約５ボルトの公称値を有
する真または高論理電圧を表す、より正の値の大きい電
源電圧である。インバータ５２は、基準クロック信号を
受け取る入力端子と、フリップフロップ５１の反転ＣＫ
入力端子に接続された出力端子とを有する。フリップフ
ロップ５３は、ＶD に接続されたＤ入力端子と、ＣＫ入
力端子と、ループ・クロック信号を受け取る反転ＣＫ入
力端子と、反転Ｒ入力端子と、Ｑ出力端子とを有する。
インバータ５４は、ループ・クロック信号を受け取る入
力端子と、フリップフロップ５３のＣＫ入力端子に接続
された出力端子とを有する。ＡＮＤゲート５５は、フリ
ップフロップ５１のＱ出力端子に接続された第１入力端
子と、フリップフロップ５３のＱ出力端子に接続された
第２入力端子と、出力端子とを有する。フリップフロッ
プ５６は、ＡＮＤゲート５５の出力端子に接続されたＤ
入力端子と、サンプル・クロックを受け取るＣＫ入力端
子と、「反転サンプル・クロック（SAMPLE CLOCK）」と
記されたサンプル・クロック信号の補数を受け取る反転
ＣＫ入力端子と、Ｑ出力端子とを有する。サンプル・ク
ロックは、図示された実施例ではＦOUT ／２に等しい周
波数を有する高速クロックである。ＡＮＤゲート５７
は、フリップフロップ５１のＱ出力端子に接続された第
１入力端子と、フリップフロップ５６のＱ出力端子に接
続された第２入力端子と、フリップフロップ５３のＱ出
力端子に接続された第３入力端子と、出力端子とを有す
る。ＮＯＲゲート５８は、ＡＮＤゲート５７の出力端子
に接続された第１入力端子と、「リセット（RESET ）」
と記された信号を受け取る第２入力端子と、フリップフ
ロップ５１，５３の反転Ｒ入力端子に接続された出力端
子とを有する。
【００１８】位相検出器ラッチ６０には、ＮＡＮＤゲー
ト６１，６２が含まれる。ＮＡＮＤゲート６１は、フリ
ップフロップ５１のＱ出力端子に接続された第１入力端
子と、第２入力端子と、反転アップと記された信号を設
ける出力端子とを有する。ＮＡＮＤゲート６２は、ＮＡ
ＮＤゲート６１の出力端子に接続された第１入力端子
と、フリップフロップ５３のＱ出力端子に接続された第
２入力端子と、「反転ダウン」と記された信号を設ける
出力端子とを有する。反転アップ信号とアップ信号およ
び反転ダウン信号とダウン信号は、分解部７０の動作の
ために互いに真の補数とはなっていない点に注意するこ
と。これについては以下に述べる。
ト６１，６２が含まれる。ＮＡＮＤゲート６１は、フリ
ップフロップ５１のＱ出力端子に接続された第１入力端
子と、第２入力端子と、反転アップと記された信号を設
ける出力端子とを有する。ＮＡＮＤゲート６２は、ＮＡ
ＮＤゲート６１の出力端子に接続された第１入力端子
と、フリップフロップ５３のＱ出力端子に接続された第
２入力端子と、「反転ダウン」と記された信号を設ける
出力端子とを有する。反転アップ信号とアップ信号およ
び反転ダウン信号とダウン信号は、分解部７０の動作の
ために互いに真の補数とはなっていない点に注意するこ
と。これについては以下に述べる。
【００１９】分解部７０には、Ｄ型フリップフロップ７
１〜７３，ＮＡＮＤゲート７４，ＯＲゲート７５，ＡＮ
Ｄゲート７６，Ｄ型フリップフロップ７７，７８および
バッファ７９，８０が含まれる。フリップフロップ７１
は、「ループ・クロック・ウィンドウ（LOOP CLOCK WIN
DOW ）」と記されたクロック信号を受け取るＤ入力端子
と、サンプル・クロックを受け取るＣＫ入力端子と、反
転サンプル・クロックを受け取る反転ＣＫ入力端子と、
Ｑ出力端子とを有する。フリップフロップ７２は、反転
アップ信号を受け取るＤ入力端子と、サンプル・クロッ
クを受け取るＣＫ入力端子と、反転サンプル・クロック
を受け取る反転ＣＫ入力端子と、Ｑ出力端子とを有す
る。フリップフロップ７３は、反転ダウン信号を受け取
るＤ入力端子と、サンプル・クロックを受け取るＣＫ入
力端子と、反転サンプル・クロックを受け取る反転ＣＫ
入力端子と、Ｑ出力端子とを有する。ＮＡＮＤゲート７
４は、フリップフロップ７１のＱ出力端子に接続された
第１入力端子と、フリップフロップ７３のＱ出力端子に
接続された第２入力端子と、出力端子とを有する。ＯＲ
ゲート７５は、ＮＡＮＤゲート７４の出力端子に接続さ
れた第１相補入力端子と、フリップフロップ７２のＱ出
力端子に接続された第２相補入力端子と、出力端子とを
有する。ＡＮＤゲート７６は、フリップフロップ７２の
Ｑ出力端子に接続された真入力端子と、フリップフロッ
プ７３のＱ出力端子に接続された相補入力端子と、出力
端子とを有する。フリップフロップ７７は、ＯＲゲート
７５の出力端子に接続されたＤ入力端子と、サンプル・
クロックを受け取るＣＫ入力端子と、反転サンプル・ク
ロックを受け取る反転ＣＫ入力端子と、Ｑ出力端子とを
有する。フリップフロップ７８は、ＡＮＤゲート７６の
出力端子に接続されたＤ入力端子と、サンプル・クロッ
クを受け取るＣＫ入力端子と、反転サンプル・クロック
を受け取る反転ＣＫ入力端子と、Ｑ出力端子とを有す
る。バッファ７９は、フリップフロップ７７のＱ出力端
子に接続された入力端子と、アップ信号を設ける出力端
子とを有する。バッファ８０は、フリップフロップ７８
のＱ出力端子に接続された入力端子と、ダウン信号を設
ける出力端子とを有する。
１〜７３，ＮＡＮＤゲート７４，ＯＲゲート７５，ＡＮ
Ｄゲート７６，Ｄ型フリップフロップ７７，７８および
バッファ７９，８０が含まれる。フリップフロップ７１
は、「ループ・クロック・ウィンドウ（LOOP CLOCK WIN
DOW ）」と記されたクロック信号を受け取るＤ入力端子
と、サンプル・クロックを受け取るＣＫ入力端子と、反
転サンプル・クロックを受け取る反転ＣＫ入力端子と、
Ｑ出力端子とを有する。フリップフロップ７２は、反転
アップ信号を受け取るＤ入力端子と、サンプル・クロッ
クを受け取るＣＫ入力端子と、反転サンプル・クロック
を受け取る反転ＣＫ入力端子と、Ｑ出力端子とを有す
る。フリップフロップ７３は、反転ダウン信号を受け取
るＤ入力端子と、サンプル・クロックを受け取るＣＫ入
力端子と、反転サンプル・クロックを受け取る反転ＣＫ
入力端子と、Ｑ出力端子とを有する。ＮＡＮＤゲート７
４は、フリップフロップ７１のＱ出力端子に接続された
第１入力端子と、フリップフロップ７３のＱ出力端子に
接続された第２入力端子と、出力端子とを有する。ＯＲ
ゲート７５は、ＮＡＮＤゲート７４の出力端子に接続さ
れた第１相補入力端子と、フリップフロップ７２のＱ出
力端子に接続された第２相補入力端子と、出力端子とを
有する。ＡＮＤゲート７６は、フリップフロップ７２の
Ｑ出力端子に接続された真入力端子と、フリップフロッ
プ７３のＱ出力端子に接続された相補入力端子と、出力
端子とを有する。フリップフロップ７７は、ＯＲゲート
７５の出力端子に接続されたＤ入力端子と、サンプル・
クロックを受け取るＣＫ入力端子と、反転サンプル・ク
ロックを受け取る反転ＣＫ入力端子と、Ｑ出力端子とを
有する。フリップフロップ７８は、ＡＮＤゲート７６の
出力端子に接続されたＤ入力端子と、サンプル・クロッ
クを受け取るＣＫ入力端子と、反転サンプル・クロック
を受け取る反転ＣＫ入力端子と、Ｑ出力端子とを有す
る。バッファ７９は、フリップフロップ７７のＱ出力端
子に接続された入力端子と、アップ信号を設ける出力端
子とを有する。バッファ８０は、フリップフロップ７８
のＱ出力端子に接続された入力端子と、ダウン信号を設
ける出力端子とを有する。
【００２０】動作中は、ラッチング部５０がフリップフ
ロップ５１，５３内で基準クロック信号とループ・クロ
ック信号の選択された端部を捕捉し、その後で位相検出
器ラッチ６０で比較を行う。フリップフロップ５１，５
３の出力の遷移は、それぞれの入力の遷移により判定さ
れるので、互いに非同期である。基準クロック信号また
はループ・クロック信号のいずれかが他方に対して先行
し、その対応するフリップフロップのＱ出力がまず能動
状態となる。基準クロック信号およびループ・クロック
信号のうち遅行しているほうの信号の選択された遷移が
起こると、フリップフロップ５１，５３の出力は両方と
も能動状態になり、これによってＡＮＤゲート５５の出
力が能動状態となり、結果としてサンプリング・クロッ
クとの同期の後でフリップフロップ５１，５３のリセッ
ト入力が能動化される。ラッチング回路５０も、フリッ
プフロップ５１，５３をリセットするための外部リセッ
ト信号のための入力を設ける。図示された実施例におい
ては、フリップフロップ５１はループ・クロック信号の
立ち下がり端であって基準クロック信号の立ち上がり端
を捕捉するが、これは基準クロック信号の立ち下がり端
が図示されない回路構成によりパルス幅変調されてい
て、別の信号化情報を伝えるためである。しかし、他の
実施例においては、信号化などのために変調されていな
いどちらかのクロックの選択された端部を用いることが
できる。
ロップ５１，５３内で基準クロック信号とループ・クロ
ック信号の選択された端部を捕捉し、その後で位相検出
器ラッチ６０で比較を行う。フリップフロップ５１，５
３の出力の遷移は、それぞれの入力の遷移により判定さ
れるので、互いに非同期である。基準クロック信号また
はループ・クロック信号のいずれかが他方に対して先行
し、その対応するフリップフロップのＱ出力がまず能動
状態となる。基準クロック信号およびループ・クロック
信号のうち遅行しているほうの信号の選択された遷移が
起こると、フリップフロップ５１，５３の出力は両方と
も能動状態になり、これによってＡＮＤゲート５５の出
力が能動状態となり、結果としてサンプリング・クロッ
クとの同期の後でフリップフロップ５１，５３のリセッ
ト入力が能動化される。ラッチング回路５０も、フリッ
プフロップ５１，５３をリセットするための外部リセッ
ト信号のための入力を設ける。図示された実施例におい
ては、フリップフロップ５１はループ・クロック信号の
立ち下がり端であって基準クロック信号の立ち上がり端
を捕捉するが、これは基準クロック信号の立ち下がり端
が図示されない回路構成によりパルス幅変調されてい
て、別の信号化情報を伝えるためである。しかし、他の
実施例においては、信号化などのために変調されていな
いどちらかのクロックの選択された端部を用いることが
できる。
【００２１】位相検出器ラッチ６０は、ＣＭＯＳＮＡＮ
Ｄゲート６１，６２に実現される従来のＳＲ型ラッチで
ある。フリップフロップ５１，５３のいずれか一方が基
準クロック信号およびループ・クロック信号のうち対応
するほうの選択された端部を捕捉すると、位相検出器ラ
ッチ６０は通常、＼Ｘ＼ＴＯ（アップ）信号および反転
ダウン信号のうち選択された一方を低論理で能動化す
る。もう一方の選択されたクロック端が発生すると、位
相検出器ラッチ６０はリセットされて、反転アップ信号
および反転ダウン信号の両方を非能動状態、すなわち高
論理に設ける。反転アップ信号および反転ダウン信号の
選択された一方が能動状態となる時間の長さは、基準ク
ロック信号およびループ・クロック信号が位相から外れ
て、延長され、サンプル・クロックの次の立ち上がり端
と同期するまでの時間量に相当する。次に分解部７０
は、サンプル・クロックと同期して反転アップ信号およ
び反転ダウン信号をサンプリングし、図２の位相誤差ア
キュムレータ４２に個別のデジタル出力信号アップ，ダ
ウンを与える。
Ｄゲート６１，６２に実現される従来のＳＲ型ラッチで
ある。フリップフロップ５１，５３のいずれか一方が基
準クロック信号およびループ・クロック信号のうち対応
するほうの選択された端部を捕捉すると、位相検出器ラ
ッチ６０は通常、＼Ｘ＼ＴＯ（アップ）信号および反転
ダウン信号のうち選択された一方を低論理で能動化す
る。もう一方の選択されたクロック端が発生すると、位
相検出器ラッチ６０はリセットされて、反転アップ信号
および反転ダウン信号の両方を非能動状態、すなわち高
論理に設ける。反転アップ信号および反転ダウン信号の
選択された一方が能動状態となる時間の長さは、基準ク
ロック信号およびループ・クロック信号が位相から外れ
て、延長され、サンプル・クロックの次の立ち上がり端
と同期するまでの時間量に相当する。次に分解部７０
は、サンプル・クロックと同期して反転アップ信号およ
び反転ダウン信号をサンプリングし、図２の位相誤差ア
キュムレータ４２に個別のデジタル出力信号アップ，ダ
ウンを与える。
【００２２】ループ・クロック信号が基準クロック信号
に近づいてロックされると、選択されたクロック端は時
間的に近づいて並ぶ。しかし、この両信号の遷移が全く
同時に起こることはなく、フリップフロップ５１，５３
はサンプル・クロックには同期しない。クロック端が充
分に近づいて並ぶと、位相検出器ラッチ６０は、すべて
のＳＲ型ラッチと同様に、準安定状態に入る。位相検出
器ラッチ６０を準安定状態にするために必要なクロック
端部間の時間遅延は、ほぼ、ＮＡＮＤゲート６１または
ＮＡＮＤゲート６２のいずれかによるゲート遅延であ
る。現在のＣＭＯＳ技術では、このゲート遅延は約１ｎ
ｓであるが、異なるトランジスタ処理技術を用いるとこ
の値は変わる。
に近づいてロックされると、選択されたクロック端は時
間的に近づいて並ぶ。しかし、この両信号の遷移が全く
同時に起こることはなく、フリップフロップ５１，５３
はサンプル・クロックには同期しない。クロック端が充
分に近づいて並ぶと、位相検出器ラッチ６０は、すべて
のＳＲ型ラッチと同様に、準安定状態に入る。位相検出
器ラッチ６０を準安定状態にするために必要なクロック
端部間の時間遅延は、ほぼ、ＮＡＮＤゲート６１または
ＮＡＮＤゲート６２のいずれかによるゲート遅延であ
る。現在のＣＭＯＳ技術では、このゲート遅延は約１ｎ
ｓであるが、異なるトランジスタ処理技術を用いるとこ
の値は変わる。
【００２３】準安定状態により位相検出器ラッチ６０の
出力が発振して、反転アップ信号および反転ダウン信号
は、フリップフロップ７２，７３がサンプル・クロック
の次の端部でその状態をサンプリングするまで分解しな
い。この状態で、フリップフロップ７２，７３は反転ア
ップ信号および反転ダウン信号のいずれか一方を無作為
にラッチするが、これは基準クロック信号とループ・ク
ロック信号との実際の位相差には相当しない。そのため
に、基準クロック信号とループ・クロック信号が本質的
にロックされて、ＰＬＬ４０が周波数を無作為に変更す
ると、クロック出力信号上にジッタが起こる。
出力が発振して、反転アップ信号および反転ダウン信号
は、フリップフロップ７２，７３がサンプル・クロック
の次の端部でその状態をサンプリングするまで分解しな
い。この状態で、フリップフロップ７２，７３は反転ア
ップ信号および反転ダウン信号のいずれか一方を無作為
にラッチするが、これは基準クロック信号とループ・ク
ロック信号との実際の位相差には相当しない。そのため
に、基準クロック信号とループ・クロック信号が本質的
にロックされて、ＰＬＬ４０が周波数を無作為に変更す
ると、クロック出力信号上にジッタが起こる。
【００２４】このジッタを削減するために、位相検出器
４１は準安定状態を検出して、分解部７０が、アップ信
号およびダウン信号のうちの選択されたほうを自動的に
能動化する（図示された実施例ではアップ信号を能動
化）。分解部７０は、ループ・クロック・ウィンドウ信
号により定義された所定の時間の間フリップフロップ７
２，７３の出力をサンプリングすることによってこの準
安定状態を検出する。ループ・クロック・ウィンドウ
は、ループ・クロック信号の各期間についてサンプル・
クロック１回分の期間の間能動であるクロック信号であ
る。サンプル・クロックのこの期間は、ループ・クロッ
ク信号が高から低への遷移を行う期間である。そのた
め、ループ・クロック・ウィンドウが能動の間にフリッ
プフロップ７２，７３の出力がいずれも能動にならない
と、分解部７０はアップ信号を設ける。特に、ループ・
クロック・ウィンドウが高倫理で能動状態にある間に、
フリップフロップ７２のＱ出力（ラッチされた反転ダウ
ン信号）が高論理のまま非能動状態であると、ＮＡＮＤ
ゲート７４はその出力に低論理を発生する。ＮＡＮＤゲ
ート７４がその出力に低論理を発生するか、あるいはフ
リップフロップ７２のＱ出力に低論理を発生する、すな
わち通常のアップ状態であると、さらにＯＲゲート７５
が高論理を発生する。フリップフロップ７２がそのＱ出
力端子で高論理を発生し、同時にフリップフロップ７３
がそのＱ出力端子に低論理を発生すると、ＡＮＤゲート
７６はその出力に高論理を発生し、アップ信号およびダ
ウン信号が両方とも同時に能動状態になるという不当な
状態を阻止する。
４１は準安定状態を検出して、分解部７０が、アップ信
号およびダウン信号のうちの選択されたほうを自動的に
能動化する（図示された実施例ではアップ信号を能動
化）。分解部７０は、ループ・クロック・ウィンドウ信
号により定義された所定の時間の間フリップフロップ７
２，７３の出力をサンプリングすることによってこの準
安定状態を検出する。ループ・クロック・ウィンドウ
は、ループ・クロック信号の各期間についてサンプル・
クロック１回分の期間の間能動であるクロック信号であ
る。サンプル・クロックのこの期間は、ループ・クロッ
ク信号が高から低への遷移を行う期間である。そのた
め、ループ・クロック・ウィンドウが能動の間にフリッ
プフロップ７２，７３の出力がいずれも能動にならない
と、分解部７０はアップ信号を設ける。特に、ループ・
クロック・ウィンドウが高倫理で能動状態にある間に、
フリップフロップ７２のＱ出力（ラッチされた反転ダウ
ン信号）が高論理のまま非能動状態であると、ＮＡＮＤ
ゲート７４はその出力に低論理を発生する。ＮＡＮＤゲ
ート７４がその出力に低論理を発生するか、あるいはフ
リップフロップ７２のＱ出力に低論理を発生する、すな
わち通常のアップ状態であると、さらにＯＲゲート７５
が高論理を発生する。フリップフロップ７２がそのＱ出
力端子で高論理を発生し、同時にフリップフロップ７３
がそのＱ出力端子に低論理を発生すると、ＡＮＤゲート
７６はその出力に高論理を発生し、アップ信号およびダ
ウン信号が両方とも同時に能動状態になるという不当な
状態を阻止する。
【００２５】図２に戻ると、位相誤差アキュムレータ４
２は、サンプル・クロックに基づいてアップ・パルスお
よびダウン・パルスの数をサンプリングして蓄積する。
位相誤差アキュムレータ４２は、ラッチング・クロック
の１期間の間アップ・パルスおよびダウン・パルスを蓄
積する。各アップ・パルスは蓄積された値だけ増分し、
各ダウン・パルスは蓄積された値だけ減分する。ラッチ
ング・クロックの特定の遷移において、位相誤差アキュ
ムレータ４２は、蓄積された値をラッチして、この蓄積
値をループ・フィルタ４３に送る。ｍの値は、ラッチン
グ・クロックとサンプル・クロックの期間の比を充分に
表す大きさをもつ２を基数とする数値である。図示され
た実施例においては、サンプル・クロックは（ＦOUT ／
２）の周波数を有し、ラッチング・クロックはＦREF の
周波数を有する。
２は、サンプル・クロックに基づいてアップ・パルスお
よびダウン・パルスの数をサンプリングして蓄積する。
位相誤差アキュムレータ４２は、ラッチング・クロック
の１期間の間アップ・パルスおよびダウン・パルスを蓄
積する。各アップ・パルスは蓄積された値だけ増分し、
各ダウン・パルスは蓄積された値だけ減分する。ラッチ
ング・クロックの特定の遷移において、位相誤差アキュ
ムレータ４２は、蓄積された値をラッチして、この蓄積
値をループ・フィルタ４３に送る。ｍの値は、ラッチン
グ・クロックとサンプル・クロックの期間の比を充分に
表す大きさをもつ２を基数とする数値である。図示され
た実施例においては、サンプル・クロックは（ＦOUT ／
２）の周波数を有し、ラッチング・クロックはＦREF の
周波数を有する。
【００２６】位相誤差アキュムレータ４２の機能と動作
は、図２の位相誤差アキュムレータ４２をブロック図に
示す図５を参照するとさらに良く理解される。位相誤差
アキュムレータ４２には、アップ／ダウン・カウンタ８
５とレジスタ８６とが含まれる。アップ／ダウン・カウ
ンタ８５は、アップ信号を受け取る増分入力と、ダウン
信号を受け取る減分入力と、サンプル・クロックを受け
取るクロック入力端子と、ラッチング・クロックを受け
取るリセット入力端子と、ｍビット出力端子とを有す
る。アップ信号およびダウン信号がそれぞれ、サンプル
・クロックの所定の遷移において能動状態であると、ア
ップ／ダウン・カウンタ８５は、アップまたはダウンを
カウントすることによって、図２の位相検出器４１の出
力をサンプリングする。ラッチング・クロックの所定の
遷移において、カウンタ８５の状態がレジスタ８６にラ
ッチされ、カウンタ８５はゼロにリセットされる。レジ
スタ８６は、このｍビット値を「蓄積位相誤差（ACCUMU
LATED PHASE ERROR ）」と記された信号として図２のル
ープ・フィルタ４３に送る。他の種類の位相検出器を用
いるときは、異なるカウンタが必要になることに留意さ
れたい。
は、図２の位相誤差アキュムレータ４２をブロック図に
示す図５を参照するとさらに良く理解される。位相誤差
アキュムレータ４２には、アップ／ダウン・カウンタ８
５とレジスタ８６とが含まれる。アップ／ダウン・カウ
ンタ８５は、アップ信号を受け取る増分入力と、ダウン
信号を受け取る減分入力と、サンプル・クロックを受け
取るクロック入力端子と、ラッチング・クロックを受け
取るリセット入力端子と、ｍビット出力端子とを有す
る。アップ信号およびダウン信号がそれぞれ、サンプル
・クロックの所定の遷移において能動状態であると、ア
ップ／ダウン・カウンタ８５は、アップまたはダウンを
カウントすることによって、図２の位相検出器４１の出
力をサンプリングする。ラッチング・クロックの所定の
遷移において、カウンタ８５の状態がレジスタ８６にラ
ッチされ、カウンタ８５はゼロにリセットされる。レジ
スタ８６は、このｍビット値を「蓄積位相誤差（ACCUMU
LATED PHASE ERROR ）」と記された信号として図２のル
ープ・フィルタ４３に送る。他の種類の位相検出器を用
いるときは、異なるカウンタが必要になることに留意さ
れたい。
【００２７】再び図２に戻ると、ループ・フィルタ４３
およびＶＣＯ４４はそれぞれ、Shawn R. McCaslin によ
る、１９９１年７月３０日に付与され、本件の被譲渡人
に譲渡された米国特許第５，０３６，２９４号「Phase
Locked Loop Having Low-Frequency Jitter Compensati
on」に教示されるループ・フィルタおよびＶＣＯのよう
な既知のデジタル要素である。しかし、ループ・フィル
タ４３は、図６に図示されるように実現されることが好
ましい。この図の説明は、位相誤差アキュムレータ４２
を持つＰＬＬがどのように電力を節約するかを理解する
のに役立つ。図６は、図２のループ・フィルタ４３をブ
ロック図に示す。ループ・フィルタ４３には、乗算器９
０，積算項部（integral term portion ）９２，加算器
９５，ディザリング回路（dithering circuit ）９６お
よび制御回路９７が含まれる。乗算器９０は、位相誤差
アキュムレータ４２のｍビット出力を受け取る入力と、
ｍビット出力信号を設ける出力とを有する。乗算器９０
は、位相誤差アキュムレータ４２の出力に指定された係
数「Ａ」を掛けるもので、種々の方法で実現することが
できる。たとえば図示された実施例においては、乗算器
９０はｍビットを１ビット位置ずつずらして、最下位ビ
ットをゼロにセットすることによって２の掛け算を行
う。
およびＶＣＯ４４はそれぞれ、Shawn R. McCaslin によ
る、１９９１年７月３０日に付与され、本件の被譲渡人
に譲渡された米国特許第５，０３６，２９４号「Phase
Locked Loop Having Low-Frequency Jitter Compensati
on」に教示されるループ・フィルタおよびＶＣＯのよう
な既知のデジタル要素である。しかし、ループ・フィル
タ４３は、図６に図示されるように実現されることが好
ましい。この図の説明は、位相誤差アキュムレータ４２
を持つＰＬＬがどのように電力を節約するかを理解する
のに役立つ。図６は、図２のループ・フィルタ４３をブ
ロック図に示す。ループ・フィルタ４３には、乗算器９
０，積算項部（integral term portion ）９２，加算器
９５，ディザリング回路（dithering circuit ）９６お
よび制御回路９７が含まれる。乗算器９０は、位相誤差
アキュムレータ４２のｍビット出力を受け取る入力と、
ｍビット出力信号を設ける出力とを有する。乗算器９０
は、位相誤差アキュムレータ４２の出力に指定された係
数「Ａ」を掛けるもので、種々の方法で実現することが
できる。たとえば図示された実施例においては、乗算器
９０はｍビットを１ビット位置ずつずらして、最下位ビ
ットをゼロにセットすることによって２の掛け算を行
う。
【００２８】積分項部９２には、レジスタ９３および加
算器９４が含まれる。レジスタ９３は、加算器９４のｋ
ビットの出力を受け取る入力と、加算器９４の入力に接
続された出力とを有する。加算器９４のもう１つの入力
は、位相誤差アキュムレータ４２の出力を受け取る。加
算器９５は、乗算器９０のｍビット出力を受け取る第１
入力と、加算器９４の出力のｍ個の最上位ビット（ＭＳ
Ｂ）を受け取る第２入力と、そのｍビットの和を設ける
出力とを有する。ディザリング回路９６は、加算器９５
のｍビット出力を受け取り、ｎビット出力コードをＶＣ
Ｏ４４に送る。ディザリング回路９６は、米国特許第
５，０３６，２９４号により教示される方法で低周波ジ
ッタを補償する。制御回路９７はレジスタ９３とその動
作を制御するディザリング回路９６とに接続された出力
を有する。
算器９４が含まれる。レジスタ９３は、加算器９４のｋ
ビットの出力を受け取る入力と、加算器９４の入力に接
続された出力とを有する。加算器９４のもう１つの入力
は、位相誤差アキュムレータ４２の出力を受け取る。加
算器９５は、乗算器９０のｍビット出力を受け取る第１
入力と、加算器９４の出力のｍ個の最上位ビット（ＭＳ
Ｂ）を受け取る第２入力と、そのｍビットの和を設ける
出力とを有する。ディザリング回路９６は、加算器９５
のｍビット出力を受け取り、ｎビット出力コードをＶＣ
Ｏ４４に送る。ディザリング回路９６は、米国特許第
５，０３６，２９４号により教示される方法で低周波ジ
ッタを補償する。制御回路９７はレジスタ９３とその動
作を制御するディザリング回路９６とに接続された出力
を有する。
【００２９】ループ・フィルタ４３においては、加算器
９４，９５はＣＭＯＳ技術を用いて完全に静止状態にあ
る。そのため、加算器９４，９５は、その入力が変化す
るときしか切り替わらず、切り替え時にその電力の実質
的にすべての部分を消費する。位相誤差アキュムレータ
４２は、ラッチング・クロックの各期間に関して１度だ
けしか蓄積位相誤差を切り替えないので、ＰＬＬ４０は
サンプル・クロックの各期間に１度ずつ切り替わらない
加算器９４，９５により消費される電力を節約する。
９４，９５はＣＭＯＳ技術を用いて完全に静止状態にあ
る。そのため、加算器９４，９５は、その入力が変化す
るときしか切り替わらず、切り替え時にその電力の実質
的にすべての部分を消費する。位相誤差アキュムレータ
４２は、ラッチング・クロックの各期間に関して１度だ
けしか蓄積位相誤差を切り替えないので、ＰＬＬ４０は
サンプル・クロックの各期間に１度ずつ切り替わらない
加算器９４，９５により消費される電力を節約する。
【００３０】再び図２を見ると、ＰＬＬ４０はまた典型
的なクロック値に関して安定した閉ループの周波数応答
を有する。ＦREF ＝８キロヘルツ（ｋＨｚ），ＦOUT ＝
２０．４８メガヘルツ（ＭＨｚ），サンプル・クロック
＝ＦOUT ／２＝１０．２４ＭＨｚ，ラッチング・クロッ
ク＝ＦREF ＝８ｋＨｚ，ｍ＝１１，ｋ＝２２，ｎ＝５，
Ａ＝２のとき、ＰＬＬ４０はＰＬＬ２０と比較して別の
極点を生成する周波数応答を有する。しかしこの極点は
原点にとても近いので、ＰＬＬ４０の安定性が低下する
ことはない。安定性の問題はないと思われるが、別のパ
ラメータをもつＰＬＬに関しては、従来のシミュレーシ
ョン技術を用いてさらに安定性を分析することが望まし
い。
的なクロック値に関して安定した閉ループの周波数応答
を有する。ＦREF ＝８キロヘルツ（ｋＨｚ），ＦOUT ＝
２０．４８メガヘルツ（ＭＨｚ），サンプル・クロック
＝ＦOUT ／２＝１０．２４ＭＨｚ，ラッチング・クロッ
ク＝ＦREF ＝８ｋＨｚ，ｍ＝１１，ｋ＝２２，ｎ＝５，
Ａ＝２のとき、ＰＬＬ４０はＰＬＬ２０と比較して別の
極点を生成する周波数応答を有する。しかしこの極点は
原点にとても近いので、ＰＬＬ４０の安定性が低下する
ことはない。安定性の問題はないと思われるが、別のパ
ラメータをもつＰＬＬに関しては、従来のシミュレーシ
ョン技術を用いてさらに安定性を分析することが望まし
い。
【００３１】位相誤差蓄積手段（４２）がカウンタ（８
５）とレジスタ（８６）から構成されることが本発明の
１つの側面である。カウンタ（８５）は、位相検出器
（４１）の出力に結合された入力と、サンプル・クロッ
クを受け取るクロック入力と、ラッチング・クロックを
受け取るリセット入力と、出力とを有する。レジスタ
（８６）は、カウンタ（８５）の出力に結合された入力
と、ラッチング・クロックを受け取るラッチ入力端子
と、ループ・フィルタ（４３）の入力に結合された出力
とを有する。
５）とレジスタ（８６）から構成されることが本発明の
１つの側面である。カウンタ（８５）は、位相検出器
（４１）の出力に結合された入力と、サンプル・クロッ
クを受け取るクロック入力と、ラッチング・クロックを
受け取るリセット入力と、出力とを有する。レジスタ
（８６）は、カウンタ（８５）の出力に結合された入力
と、ラッチング・クロックを受け取るラッチ入力端子
と、ループ・フィルタ（４３）の入力に結合された出力
とを有する。
【００３２】位相検出器（４１）がアップ／ダウン位相
検出器であることを特徴とし、カウンタ（８５）がアッ
プ／ダウン・カウンタであることを特徴とするのが本発
明の別の側面である。
検出器であることを特徴とし、カウンタ（８５）がアッ
プ／ダウン・カウンタであることを特徴とするのが本発
明の別の側面である。
【００３３】位相ロック・ループ（４０）内でジッタを
低く維持しつつ電力を削減する方法であって、位相ロッ
ク・ループ（４０）のクロック出力信号を所定の数で割
り、ループ・クロック信号を設ける段階によってさらに
構成されることが本発明のさらに別の側面である。
低く維持しつつ電力を削減する方法であって、位相ロッ
ク・ループ（４０）のクロック出力信号を所定の数で割
り、ループ・クロック信号を設ける段階によってさらに
構成されることが本発明のさらに別の側面である。
【００３４】サンプル・クロックの所定の遷移において
位相検出信号をサンプリングする段階が、位相検出信号
に応答してサンプル・クロックの所定の遷移においてカ
ウンタ（８５）を選択的に増分または減分する段階によ
って構成されることが本発明のさらに別の側面である。
位相検出信号をサンプリングする段階が、位相検出信号
に応答してサンプル・クロックの所定の遷移においてカ
ウンタ（８５）を選択的に増分または減分する段階によ
って構成されることが本発明のさらに別の側面である。
【００３５】位相検出信号の複数のサンプルを蓄積し
て、蓄積位相誤差を設ける段階が、ラッチング・クロッ
クの所定の遷移におけるカウンタ（８５）の出力をレジ
スタ（８６）に記憶する段階によって構成されることが
本発明のさらに別の側面である。
て、蓄積位相誤差を設ける段階が、ラッチング・クロッ
クの所定の遷移におけるカウンタ（８５）の出力をレジ
スタ（８６）に記憶する段階によって構成されることが
本発明のさらに別の側面である。
【００３６】ループ・フィルタ（４３）内の蓄積位相誤
差を濾波する段階が、デジタル・ループ・フィルタ（４
３）内で蓄積位相誤差を濾波する段階によってさらに構
成されることが本発明のさらに別の側面である。
差を濾波する段階が、デジタル・ループ・フィルタ（４
３）内で蓄積位相誤差を濾波する段階によってさらに構
成されることが本発明のさらに別の側面である。
【００３７】位相検出器ラッチ（６０）に結合され、位
相検出器ラッチ（６０）が所定の時間間隔中に準安定状
態となることに応答して、アップ信号およびダウン信号
のうちの所定の一方を設ける分解手段（７０）によって
位相検出器（４１）がさらに構成されることが本発明の
さらに別の側面である。
相検出器ラッチ（６０）が所定の時間間隔中に準安定状
態となることに応答して、アップ信号およびダウン信号
のうちの所定の一方を設ける分解手段（７０）によって
位相検出器（４１）がさらに構成されることが本発明の
さらに別の側面である。
【００３８】所定の時間間隔が、ループ・クロック信号
が第２の所定の遷移を行う期間によって構成されること
が本発明のさらに別の側面である。
が第２の所定の遷移を行う期間によって構成されること
が本発明のさらに別の側面である。
【００３９】位相検出器ラッチ（６０）がアップ信号と
ダウン信号の両方を同時に発生することに応答して、分
解手段（７０）がアップ信号およびダウン信号のうちの
所定の一方をさらに設けることが本発明のさらに別の側
面である。
ダウン信号の両方を同時に発生することに応答して、分
解手段（７０）がアップ信号およびダウン信号のうちの
所定の一方をさらに設けることが本発明のさらに別の側
面である。
【００４０】位相ロック・ループ（４０）が、位相検出
器（４１）の出力端子とループ・フィルタ（４３）の入
力端子との間に結合された位相誤差アキュムレータ（４
２）によってさらに構成されることが本発明のさらに別
の側面である。
器（４１）の出力端子とループ・フィルタ（４３）の入
力端子との間に結合された位相誤差アキュムレータ（４
２）によってさらに構成されることが本発明のさらに別
の側面である。
【００４１】位相誤差アキュムレータ（４２）が位相検
出器（４１）の出力端子に結合された入力端子と、サン
プル・クロックを受け取るサンプル・クロック入力端子
と、ラッチング・クロックを受け取るラッチング・クロ
ック入力端子と、ループ・フィルタ（４３）の入力端子
に結合された出力端子とを有することが本発明のさらに
別の側面である。
出器（４１）の出力端子に結合された入力端子と、サン
プル・クロックを受け取るサンプル・クロック入力端子
と、ラッチング・クロックを受け取るラッチング・クロ
ック入力端子と、ループ・フィルタ（４３）の入力端子
に結合された出力端子とを有することが本発明のさらに
別の側面である。
【００４２】位相検出器ラッチ（６０）が、第１（６
１）および第２（６２）ＮＡＮＤゲートによって構成さ
れることが本発明のさらに別の側面である。第１ＮＡＮ
Ｄゲート（６１）は、ラッチング手段（５０）の第１出
力信号を受け取る第１入力端子と、第２入力端子と、位
相検出器ラッチ（６０）の第１出力信号を設ける出力端
子とを有する。第２ＮＡＮＤゲート（６２）は、第１Ｎ
ＡＮＤゲート（６１）の出力端子に結合された第１入力
端子と、ラッチング手段（５０）の第２出力信号を受け
取る第２入力端子と、位相検出器ラッチ（６０）の第２
出力信号を設ける出力端子とを有する。
１）および第２（６２）ＮＡＮＤゲートによって構成さ
れることが本発明のさらに別の側面である。第１ＮＡＮ
Ｄゲート（６１）は、ラッチング手段（５０）の第１出
力信号を受け取る第１入力端子と、第２入力端子と、位
相検出器ラッチ（６０）の第１出力信号を設ける出力端
子とを有する。第２ＮＡＮＤゲート（６２）は、第１Ｎ
ＡＮＤゲート（６１）の出力端子に結合された第１入力
端子と、ラッチング手段（５０）の第２出力信号を受け
取る第２入力端子と、位相検出器ラッチ（６０）の第２
出力信号を設ける出力端子とを有する。
【００４３】検出する段階が、所定の時間間隔中にアッ
プ信号とダウン信号の両方が非能動状態になる状態とし
て準安定状態を検出する段階によって構成されることが
本発明のさらに別の側面である。
プ信号とダウン信号の両方が非能動状態になる状態とし
て準安定状態を検出する段階によって構成されることが
本発明のさらに別の側面である。
【００４４】本発明は好適な実施例を背景として説明さ
れているが、本発明は多くの方法で修正することができ
ること、上記に特に設定および説明された以外にも多く
の実施例が可能であることは当業者には明白であろう。
たとえば、説明されたＰＬＬは異なる種類の位相検出器
で構築することができ、また説明された位相検出器を異
なるＰＬＬに用いることもできる。位相誤差アキュムレ
ータに用いられる回路構成は、それに応じて調整しなけ
ればならない。さらに、従来のループ・フィルタ，ＶＣ
Ｏおよびループ分周器も用いることができる。ＰＬＬ
が、走査試験，クロック・ジッタを削減するためのディ
ザリングなどの追加機能を組み込む場合には、ｍとｎの
値は可変することがある。従って、添付の請求項は、本
発明の精神と範囲に入る本発明のすべての修正を包含す
るものとする。
れているが、本発明は多くの方法で修正することができ
ること、上記に特に設定および説明された以外にも多く
の実施例が可能であることは当業者には明白であろう。
たとえば、説明されたＰＬＬは異なる種類の位相検出器
で構築することができ、また説明された位相検出器を異
なるＰＬＬに用いることもできる。位相誤差アキュムレ
ータに用いられる回路構成は、それに応じて調整しなけ
ればならない。さらに、従来のループ・フィルタ，ＶＣ
Ｏおよびループ分周器も用いることができる。ＰＬＬ
が、走査試験，クロック・ジッタを削減するためのディ
ザリングなどの追加機能を組み込む場合には、ｍとｎの
値は可変することがある。従って、添付の請求項は、本
発明の精神と範囲に入る本発明のすべての修正を包含す
るものとする。
【図１】従来の技術による位相ロック・ループ（ＰＬ
Ｌ）のブロック図である。
Ｌ）のブロック図である。
【図２】本発明によるＰＬＬのブロック図である。
【図３】図２の位相検出器の第１部分の部分ブロック図
および部分論理図である。
および部分論理図である。
【図４】図２の位相検出器の第２部分の部分ブロック図
および部分論理図である。
および部分論理図である。
【図５】図２の位相誤差アキュムレータのブロック図で
ある。
ある。
【図６】図２のループ・フィルタのブロック図である。
４０ 位相ロック・ループ（ＰＬＬ） ４１ 位相検出器 ４２ 位相誤差アキュムレータ ４３ ループ・フィルタ ４４ 電圧制御発振器（ＶＣＯ） ４５ ループ分周器 Ａ 基準クロック信号 Ｂ クロック出力信号 Ｃ ループ・クロック信号 Ｄ サンプル・クロック Ｅ ラッチング・クロック Ｆ アップ Ｇ ダウン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン・イー・コザート アメリカ合衆国テキサス州オースチン、テ ィケート・トレイル4023
Claims (6)
- 【請求項１】 基準クロック信号を受け取る第１入力
と、ループ・クロック信号を受け取る第２入力と、出力
とを有して、前記基準クロック信号と前記ループ・クロ
ック信号との位相差に応答して、前記出力において位相
検出出力信号を発生する位相検出器（４１）；前記位相
検出器（４１）に結合されて、あるサンプル・クロック
で前記位相検出出力信号を周期的にサンプリングし、前
記サンプル・クロックの所定の数の期間にわたり蓄積さ
れた位相誤差を蓄積する位相誤差蓄積手段（４２）；前
記位相誤差蓄積手段（４２）に結合されて、前記蓄積位
相誤差を受け取る入力と、濾波された出力を設ける出力
とを有するループ・フィルタ（４３）；前記ループ・フ
ィルタの前記出力に結合された入力と、位相ロック・ル
ープ（４０）のクロック出力信号を設ける出力とを有す
る電圧制御発振器（４４）；および位相ロック・ループ
（４０）の前記クロック出力信号を受け取る入力と、前
記ループ・クロック信号を設ける出力とを有するループ
分周器（４５）；によって構成されることを特徴とする
低電力の、ジッタが補償された位相ロック・ループ（４
０）。 - 【請求項２】 基準クロック信号を受け取る第１入力端
子と、ループ・クロック信号を受け取る第２入力端子
と、出力端子とを有する位相検出器（４１）；前記位相
検出器（４１）の前記出力端子に結合された入力端子
と、サンプル・クロックを受け取るサンプル・クロック
入力端子と、ラッチング・クロックを受け取るラッチン
グ・クロック入力端子と出力端子とを有する位相誤差ア
キュムレータ（４２）；前記位相誤差アキュムレータ
（４２）の前記出力端子に結合された入力端子と、出力
端子とを有するループ・フィルタ（４３）；前記ループ
・フィルタ（４３）の前記出力端子に結合された入力端
子と、位相ロック・ループ（４０）のクロック出力信号
を設ける出力端子とを有する電圧制御発振器（４４）；
および前記電圧制御発振器（４４）の前記出力端子に結
合された入力端子と、前記位相検出器（４１）の前記第
２入力端子に結合された出力端子とを有するループ分周
器（４５）；によって構成されることを特徴とする低電
力の、ジッタが補償された位相ロック・ループ（４
０）。 - 【請求項３】 位相ロック・ループ（４０）内で、低ジ
ッタを維持しながら電力を削減する方法であって：基準
クロック信号とループ・クロック信号との位相差を検出
して位相検出信号を設ける段階；サンプル・クロックの
所定の遷移において前記位相検出信号をサンプリングす
る段階；前記位相検出信号の複数のサンプルを蓄積し
て、蓄積された位相誤差を設ける段階；前記蓄積位相誤
差をループ・フィルタ（４３）内で濾波する段階；およ
び前記ループ・フィルタ（４３）の出力に比例する周波
数を有する位相ロック・ループ（４０）のクロック出力
信号を設ける段階；によって構成されることを特徴とす
る方法。 - 【請求項４】 基準クロック信号を受け取る第１入力端
子と、ループ・クロック信号を受け取る第２入力端子
と、出力端子とを有する位相検出器（４１）であって、
前記基準クロック信号と前記ループ・クロック信号との
位相差を判定する位相検出器ラッチ（６０）によって構
成される前記位相検出器（４１）；前記位相検出器（４
１）の前記出力端子に結合された入力端子と、出力端子
とを有するループ・フィルタ（４３）；前記ループ・フ
ィルタ（４３）の前記出力端子に結合された入力端子
と、位相ロック・ループ（４０）のクロック出力信号を
設ける出力端子とを有する電圧制御発振器（４４）；お
よび前記電圧制御発振器（４４）の前記出力端子に結合
された入力端子と、前記位相検出器（４１）の前記第２
入力端子に結合された出力端子とを有するループ分周器
（４５）；によって構成され、前記位相検出器（４１）
が、前記位相検出器ラッチ（６０）が、前記基準クロッ
ク信号の第１の所定の遷移が前記ループ・クロック信号
の第２の所定の遷移に先行することを検出するのに応答
して、アップ信号を設け；前記位相検出器（４１）が、
前記位相検出器ラッチ（６０）が、前記ループ・クロッ
ク信号の第１の所定の遷移が前記基準クロック信号の第
２の所定の遷移に先行することを検出するのに応答し
て、ダウン信号を設け；前記位相検出器（４１）が、前
記位相検出器ラッチ（６０）の準安定状態に応答して前
記アップ信号および前記ダウン信号のうち所定の一方を
設けることを特徴とする低電力の、ジッタが補償された
位相ロック・ループ（４０）。 - 【請求項５】 位相ロック・ループ（４０）内で：基準
クロック信号とループ・クロック信号とを受け取り、前
記基準クロック信号および前記ループ・クロック信号の
第１および第２遷移に応答して、その第１および第２出
力信号をそれぞれ設けるラッチング手段（５０）；前記
ラッチング手段（５０）の前記第１出力信号を受け取る
第１入力端子と、前記ラッチング手段（５０）の前記第
２出力信号を受け取る第２入力端子と、その第１出力信
号を設ける第１出力端子と、その第２出力信号を設ける
第２出力端子とを有する位相検出器ラッチ（６０）；前
記ラッチング手段（５０）の前記第１出力信号が前記ラ
ッチング手段（５０）の前記第２出力信号に先行するこ
とを検出するのに応答して、その前記第１出力信号を設
ける前記位相検出器ラッチ（６０）；前記ラッチング手
段（５０）の前記第２出力信号が前記ラッチング手段
（５０）の前記第１出力信号に先行することを検出する
のに応答して、その前記第２出力信号を設ける前記位相
検出器ラッチ（６０）；および前記位相検出器ラッチ
（６０）に結合され、前記位相検出器ラッチ（６０）の
前記第１出力信号に応答してアップ信号を設け、前記位
相検出器ラッチ（６０）の前記第２出力信号に応答して
ダウン信号を設け、前記位相検出器ラッチ（６０）が所
定の時間間隔の間準安定状態にいることに応答して前記
アップ信号およびダウン信号の所定の一方を設ける分解
手段（７０）；によって構成されることを特徴とする位
相検出器（４１）。 - 【請求項６】 位相ロック・ループ（４０）内で、ルー
プ・クロック信号と基準クロック信号との位相差を検出
して、低ジッタのクロック出力信号を設ける方法であっ
て：基準クロック信号の第１の所定の遷移がループ・ク
ロック信号の第２の所定の遷移に先行することに応答し
て、位相検出器ラッチ（６０）のセット入力を能動化す
る段階；ループ・クロック信号の前記の第２の所定の遷
移が基準クロック信号の前記の第１の所定の遷移に先行
することに応答して、前記位相検出器ラッチ（６０）の
リセット入力を能動化する段階；前記位相検出器ラッチ
（６０）の真の出力に応答して、アップ信号を設ける段
階；前記位相検出器ラッチ（６０）の相補出力に応答し
て、ダウン信号を設ける段階；前記位相検出器ラッチ
（６０）内で準安定状態を検出する段階；および前記位
相検出器ラッチ（６０）内の前記準安定状態に応答し
て、前記アップ信号および前記ダウン信号のうち所定の
一方を能動化する段階；によって構成されることを特徴
とする方法。
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