JPH09326691A

JPH09326691A - 位相ロックループ回路

Info

Publication number: JPH09326691A
Application number: JP8144170A
Authority: JP
Inventors: Katsuichi Tate; 勝一舘
Original assignee: Sony Cinema Products Corp
Current assignee: Sony Cinema Products Corp
Priority date: 1996-06-06
Filing date: 1996-06-06
Publication date: 1997-12-16
Also published as: EP0843417A4; DE69721450D1; DE69721450T2; CN1198271A; US6097255A; WO1997047089A1; EP0843417A1; EP0843417B1

Abstract

(57)【要約】【課題】構成が簡単で、回路全体の誤動作が生じない
位相ロックループ回路を提供する。【解決手段】入力信号の位相に追従する位相ロックル
ープ回路において、入力される基準信号と、比較対象と
して入力される入力信号との位相比較を、所定の動作ク
ロックと同期して行う位相比較器１５０を有するもので
ある。これにより、第１の検出部１５４、第２の検出部
１５５、ＪＫフリップフロップ１６２、１６３は、所定
の動作クロックに応じてデータの出力動作を行うため、
ループあるいはフィードバック構成をとる部分による各
入力データの遅延量の差に基づいた生じていたＮＵデー
タ及びＮＤデータ間の位相ずれと、２つのトライステー
ト論理出力間の位相ずれとが生じなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号の位相に
追従する位相ロックループ回路に関する。

【０００２】

【従来の技術】従来において、ＶＴＲ装置や、ディスク
再生装置等における同期信号の抽出、クロックの抽出等
において位相ロックループ（ＰＬＬ：Phase-Locked Loo
p ）回路が用いられている。

【０００３】この位相ロックループは、位相や周波数が
基準信号と同期した出力を得るための回路であって、図
５に示すように、２つの信号の位相関係を比較して出力
する位相比較器２５１と、位相比較器２５１の低周波成
分を取り出すための低域フィルタと、この低域フィルタ
のフィルタ出力に応じて発振周波数を変化させる電圧制
御形発振回路（ＶＣＯ：Voltage Controlled Oscillato
r ）２５６とを有する周波数帰還回路である。

【０００４】図５において、入力端子２５８より周波数
がｆ_inである基準信号が入力され、位相比較器２５１の
ＲＥＦ入力端子に送られる。また、位相比較器２５１に
は、分周回路２５７からの周波数がｆ_VCO である後述す
るＶＣＯ出力信号がＶＥＲ入力端子に送られる。

【０００５】位相比較器２５１は、上記基準信号の位相
と上記ＶＣＯ出力信号の位相とを比較し、上記基準信号
の方が進んでいる場合はＵ端子より、上記ＶＣＯ出力信
号の方が進んでいる場合はＶ端子より比較結果をそれぞ
れ出力する。

【０００６】また、一端がＵ端子に他端がＶＣＯ２５６
に接続される抵抗２５２または一端がＶ端子に他端がＶ
ＣＯ２５６に接続される抵抗２５３がそれぞれ設けられ
ている。さらに、一端が抵抗２５２、２５３の出力側に
他端がコンデンサ２５５の一端に接続される抵抗２５４
が設けられ、このコンデンサ２５５の他端は接地されて
いる。

【０００７】これら抵抗２５２／抵抗２５３、抵抗２５
４及びコンデンサ２５５にて低域フィルタが形成され
る。

【０００８】この低域フィルタでは、上記比較結果の高
周波成分がカットされ、直流成分がＶＣＯ２５６に送ら
れる。

【０００９】ＶＣＯ２５６は、上記直流成分の入力に応
じて、周波数がｆ_VCOで発振し出力する。なお、この周
波数ｆ_VCO=ｆ_in×Ｎとしている。この周波数ｆ_VCOの
発振出力は、出力端子２５９及び分周回路２５７に送ら
れる。

【００１０】分周回路２５７は、上記周波数ｆ_VCOの発
振出力をＮ分の１すなわちｆ_inの周波数の信号に変換
し、位相比較器２５１のＶＥＲ入力端子に送る。

【００１１】図７によれば、上記ＶＣＯ出力信号は、常
に一定周波数で上記基準信号と同期する信号となる。ま
た、上記位相比較器２５１とＶＣＯ２５６とでゲートア
レイ化または集積（ＩＣ：Integrated Circuit）化され
た専用ＩＣも存在しており、小型化されて広く用いられ
ている。

【００１２】

【発明が解決しようとする課題】ところで、上記位相比
較器２５１の具体的構成は、図６に示すように、論理回
路の組合せとして挙げられる。また、この基準データ
（ＲＥＦ）、入力データ（ＶＥＲ）及び他の各データの
タイミングチャートを図７に示す。

【００１３】図７において、入力データの立ち上がりか
ら次の基準データの立ち上がりまでＮＤデータが出力さ
れ、基準データの立ち上がりから次の入力データの立ち
上がりまでＮＵデータが出力されている。また、上記Ｎ
Ｄデータ及びＮＵデータは上記位相比較器２５１にて生
成され出力される。

【００１４】そこで、上記ＮＤデータや上記ＮＵデータ
を出力するための位相比較器が図６に示すような構成で
ある場合、入力から出力まで各種ループ、フィードバッ
クがあり、それぞれＩＣ内での遅延が対称でないことが
ある。

【００１５】例えば、最初の段のＯＲ回路２０３の一方
の入力端子にはＲＥＦ入力端子２０１からの基準信号が
直接入力されるが、他方の入力端子には例えばインバー
タ２１３からの出力が送られる。これら２つの信号の間
には、少なくとも３段分の遅延量差が生じている。

【００１６】このように、各論理回路に入力される２つ
の信号の各遅延量が異なる場合が多く、このような遅延
量差が例えば図７のタイミングチャートのＮＵデータや
ＮＤデータの「ひげ」部分を引き起こし、これによるＰ
ＬＬ回路全体の誤動作が生じる虞があった。

【００１７】また、上記遅延量を考慮して配線を行うこ
とも可能であるが、特にゲートアレイ内における配線管
理は困難である。

【００１８】そこで、本発明は、上述の実情に鑑みてな
されたものであり、構成が簡単で、回路全体の誤動作が
生じない位相ロックループ回路を提供することを目的と
する。

【００１９】

【課題を解決するための手段】本発明に係る位相ロック
ループ回路は、入力信号の位相に追従する位相ロックル
ープ回路において、入力される基準信号と、比較対象と
して入力される入力信号との位相比較を、所定の動作ク
ロックと同期して行う位相比較器を有することを特徴と
することで、上述の問題を解決する。

【００２０】上記位相ロックループ回路によれば、入力
される２つの信号すなわち基準信号と入力信号との位相
比較が所定の動作クロックと同期して行われるため、上
記位相比較の結果得られる比較データは、所定の周期に
基づいて出力される。

【００２１】

【発明の実施の形態】以下、本発明に係る位相ロックル
ープ回路の具体例について図面を参照しながら説明す
る。

【００２２】上記位相ロックループ回路は、図１に示す
ように、入力信号の位相に追従する位相ロックループ回
路において、入力される基準信号と、比較対象として入
力される入力信号との位相比較を、所定の動作クロック
と同期して行う位相比較器１５０を有することを特徴と
するものである。

【００２３】また、上記位相比較器１５０は、上記基準
信号に基づいて得られる基準データ（ＲＥＦ）の立ち上
がり部分を上記動作クロックと同期して検出する第１の
検出部１５４と、上記入力信号に基づいて得られる入力
データ（ＶＥＲ）の立ち上がり部分を上記動作クロック
と同期して検出する第２の検出部１５５とを有すること
が挙げられる。

【００２４】さらに、上記第１／第２の検出部１５４、
１５５は、図２に示すように、上記動作クロック（Ｃ
Ｋ）に応じて、上記基準データあるいは入力データ（Ｄ
ＡＴＡ）を記憶して出力する第１の論理回路としてのＤ
フリップフロップ（Flipflop）１８４と、上記動作クロ
ックの入力に応じて、上記Ｄフリップフロップ１８４か
らの出力データを記憶して出力する第２の論理回路とし
てのＤフリップフロップ１８５と、上記動作クロックの
入力に応じて、上記Ｄフリップフロップ１８５からの出
力データを記憶して出力する第３の論理回路としてのＤ
フリップフロップ１８６と、上記Ｄフリップフロップ１
８５からの出力データの状態と、上記Ｄフリップフロッ
プ１８６からの出力データを反転させ入力されるＡＮＤ
動作を行う第４の論理回路１８７とを備えることが挙げ
られる。

【００２５】ここで、図１において、ＲＥＦ端子１５１
から入力される基準データは第１の検出部１５４に送ら
れる。この基準データとして、例えば後述する具体例に
示すように、周期が９６Ｈｚのものが挙げられる。

【００２６】また、第１の検出部１５４には、他にＣＫ
入力端子１５３からの動作クロックが送られ、この動作
クロックの入力に応じて上記基準データの立ち上がりが
検出され、この検出データとしての第１のエッジデータ
（P-EDG ）が第１のエッジ出力端子（REF-EDG ）１５
６、第１のＡＮＤ回路１６０、第１のＪＫフリップフロ
ップ１６３のＪ端子及び第１のインバータ１５９に送ら
れる。

【００２７】なお、この動作クロックの周波数は、図示
はしないが各データの出力端に設けられる低域フィルタ
の帯域外である。例えば、後述する具体例のように、
１．７６４ＭＨｚとしている。これにより、量子化誤差
が生じる虞がなくなる。

【００２８】また、ＶＥＲ入力端子１５２から入力され
る入力データは第２の検出部１５５に送られる。この入
力データについても、上記基準データと同様に、９６Ｈ
ｚの周期のものであることが挙げられる。

【００２９】また、第２の検出部１５５には、他にＣＫ
入力端子１５３からの動作クロックが送られ、この動作
クロックの入力に応じて上記基準データの立ち上がりが
検出され、この検出データとしての第２のエッジデータ
（P-EDG ）が第２のエッジ出力端子（VER-EDG ）１５
７、第２のＡＮＤ回路１６１、第２のＪＫフリップフロ
ップ１６２のＪ端子及び第２のインバータ１５８に送ら
れる。

【００３０】ここで、上記第１のインバータ１５９は入
力される第１のエッジデータを反転させて第２のＡＮＤ
回路１６１に送り、上記第２のインバータ１５８は入力
される第２のエッジデータを反転させて第１のＡＮＤ回
路１６０に送る。

【００３１】第１のＡＮＤ回路１６０は、上記第１のエ
ッジデータと、上記第２のエッジデータの反転データ
と、後述する第１のＪＫフリップフロップ１６３からの
第１のエッジ状態データとに基づいて、全てのデータが
“１”であるときにのみ“１”のデータを第２のＪＫフ
リップフロップ１６２のＫ端子に出力し、他の場合に
“０”のデータを当該Ｋ端子に出力する。

【００３２】また、第２のＡＮＤ回路１６１は、上記第
２のエッジデータと、上記第１のエッジデータの反転デ
ータと、後述する第２のＪＫフリップフロップ１６２か
らの第２のエッジ状態データとに基づいて、全てのデー
タが“１”であるときにのみ“１”のデータを第１のＪ
Ｋフリップフロップ１６３のＫ端子に出力し、他の場合
に“０”のデータを当該Ｋ端子に出力する。

【００３３】第１のＪＫフリップフロップ１６３は、上
記ＣＫ入力端子１５３から送られる動作クロックの入力
に応じて、Ｊ端子及びＫ端子への入力データに基づい
て、上記入力データの位相と上記基準データの位相とを
比較し、位相のずれ、特に入力データの位相が基準デー
タの位相よりどれぐらい遅れているかの遅れ量が比較結
果として得られる。この比較結果としてのＮＤデータ
は、第２のＡＮＤ回路１６０、第３のインバータ１６５
を介して入力「負論理」のＡＮＤ動作を行う第３の論理
回路１６７、第４の論理回路１６６及びＮＤ出力端子１
７２に送られる。

【００３４】第２のＪＫフリップフロップ１６２は、上
記ＣＫ入力端子１５３から送られる動作クロックの入力
に応じて、Ｊ端子及びＫ端子への入力データに基づい
て、上記入力データの位相と上記基準データの位相とを
比較し、位相のずれ、特に入力データの位相が上記基準
データの位相よりどれぐらい進んでいるかの進み量が比
較結果として得られる。この比較結果としてのＮＵデー
タは、第１のＡＮＤ回路１６１、第４のインバータ１６
４を介して第４の論理回路１６６、第３の論理回路１６
７及びＮＵ出力端子１７０に送られる。

【００３５】すなわち、ＮＤデータは上記入力データの
位相の上記基準データの位相に対する遅れ量に相当し、
また、ＮＵデータは上記入力データの位相の上記基準デ
ータの位相に対する進み量に相当することになる。

【００３６】第３のインバータ１６５は、上記第１のＪ
Ｋフリップフロップ１６３からの比較結果を反転して第
３の論理回路１６７に出力する。また、第４のインバー
タ１６４は、上記第２のＪＫフリップフロップ１６２か
らの比較結果を反転して第４の論理回路１６６に出力す
る。

【００３７】第３の論理回路１６７、第４の論理回路１
６６はともに、入力負論理のＡＮＤ動作を行う回路であ
る。

【００３８】そこで、第３の論理回路１６７は、ＮＵデ
ータが“１”であって、かつＮＤデータが“０”である
場合にトライステートバッファ１６９に“１”を出力
し、また、これ以外では“０”を出力する。なお、この
“１”あるいは“０”の出力は、トライステートバッフ
ァ１６９のオン／オフの制御信号となる。

【００３９】また、第４の論理回路１６６は、ＮＵデー
タが“０”であって、かつＮＤデータが“１”である場
合にトライステートバッファ１６８に“１”を出力し、
また、これ以外では“０”を出力する。なお、この
“１”あるいは“０”の出力は、トライステートバッフ
ァ１６８のオン／オフの制御信号となる。

【００４０】トライステートバッファ１６９は、上記第
３の論理回路１６７からの出力が“１”であるときに、
所定の電圧例えば接地電圧（GND ）に基づいたレベル
をトライステート出力（TRI-D ）端子１７３に出力し、
“０”の場合はフローティング状態となる。

【００４１】また、トライステートバッファ１６８は、
上記第４の論理回路１６６からの出力が“１”であると
きに、所定の電圧例えば電圧（Vcc ）に基づいたレベル
をトライステート出力（TRI-U ）端子１７１に出力し、
“０”の場合はフローティング状態となる。

【００４２】図１によれば、第１の検出部１５４、第２
の検出部１５５、第１／第２のＪＫフリップフロップ１
６３、１６２は、所定の動作クロックに応じて、データ
の出力動作を行うため、ループあるいはフィードバック
構成をとる部分による各入力データの遅延量の差に基づ
いた生じていたＮＵデータ及びＮＤデータ間の位相ずれ
と、２つのトライステート論理出力間の位相ずれとが生
じなくなる。

【００４３】次に、上記第１／第２の検出部１５４、１
５５について説明する。

【００４４】上記第１／第２の検出部１５４、１５５に
おいて、図２に示すように、ＲＥＦ／ＶＥＲ入力端子１
８１より送られる基準／入力データは、Ｄフリップフロ
ップ１８４のＤ端子に送られる。

【００４５】また、ＣＫ入力端子１８２より送られる動
作クロックは、インバータ１８３、Ｄフリップフロップ
１８５及びＤフリップフロップ１８６にそれぞれ送られ
る。さらに、インバータ１８３にて反転された動作クロ
ックは、Ｄフリップフロップ１８４に送られる。

【００４６】Ｄフリップフロップ１８４は、インバータ
１８３からの上記反転された動作クロックの入力に応じ
て、上記基準／入力データをＤフリップフロップ１８５
に送る。

【００４７】Ｄフリップフロップ１８５は、上記動作ク
ロックの入力に応じて、上記Ｄフリップフロップ１８４
からの出力すなわち上記基準／入力データをＤフリップ
フロップ１８６及び第４の論理回路１８７に送る。

【００４８】Ｄフリップフロップ１８６は、上記動作ク
ロックの入力に応じて、上記Ｄフリップフロップ１８５
からの出力すなわち上記基準／入力データを第４の論理
回路１８７に送る。

【００４９】第４の論理回路１８７は、Ｄフリップフロ
ップ１８５からの出力が“１”であるとともに、Ｄフリ
ップフロップ１８６からの出力が“０”であるときにの
みエッジデータ（P-EDG ）出力端子１８８に“１”を出
力する。なお、このときの出力データが、上記第１／第
２のエッジデータである。

【００５０】図２によれば、各Ｄフリップフロップでの
出力は、所定の動作クロックに応じてなされる。従っ
て、第４の論理回路１８７への２つの入力データはとも
に上記動作クロックと同期して出力される。

【００５１】ここで、上記位相比較１５０の各出力のタ
イミングチャートを図３に示す。

【００５２】図３において、ＶＥＲは上記入力データ
を、ＲＥＦは上記基準データを、ＣＫは上記動作クロッ
クを、ＮＵは上記ＮＵデータを、ＮＤは上記ＮＤデータ
を、ＶＥＲ−ＥＤＧは上記第２のエッジ（VER-EDG ）出
力端子１５７からの上記第２のエッジデータを、ＲＥＦ
−ＥＤＧは上記第１のエッジ（REF-EDG ）出力端子１５
６からの上記第１のエッジデータを、ＴＲＩ−Ｕは上記
トライステート出力（TRI-U ）端子１７１からのトライ
ステート論理出力を、ＴＲＩ−Ｄは上記トライステート
出力（TRI-D ）端子１７３からのトライステート論理出
力をそれぞれ表す。

【００５３】図３によれば、入力データ（VER ）の立ち
上がりから動作クロック半周期分だけ遅れて第２のエッ
ジデータ（VER-EDG ）が出力され、同様に、基準データ
（REF ）の立ち上がりから動作クロック半周期分だけ遅
れて第１のエッジデータ（REF-EDG ）が出力される。

【００５４】また、第１のエッジデータ（REF-EDG ）の
方が第２のエッジデータ（VER-EDG）よりも早く出力さ
れるときすなわち基準データ（REF ）の方が入力データ
（VER ）よりも位相が進んでいるときにのみ、“０”の
ＮＵデータが、また、その他のときは“１”のＮＵデー
タが出力され、さらに、“０”のＮＵデータが出力され
ているときにのみトライステート論理出力（TRI-U ）と
して上記電圧（Vcc ）に基づいたレベルが出力される。

【００５５】同様に、第２のエッジデータ（VER-EDG ）
の方が第１のエッジデータ（REF-EDG ）よりも早く出力
されるときすなわち基準データ（REF ）の方が入力デー
タ（VER ）よりも位相が遅れているときにのみ、“０”
のＮＵデータが、また、その他のときは“１”のＮＵデ
ータが出力され、さらに、“０”のＮＤデータが出力さ
れているときにのみトライステート論理出力（TRI-D ）
として上記接地電位に基づいたレベルが出力される。

【００５６】以上のように、図１乃至図３によれば、第
１／第２の検出部１５４、１５５内の各Ｄフリップフロ
ップは、所定の動作クロックに応じて出力動作を行うた
め、各検出部より出力される各エッジデータの出力時の
位相は常に揃うことになる。

【００５７】また、第１／第２のＪＫフリップフロップ
１６３、１６２の出力動作も上記動作クロックに応じて
制御されるため、各ＪＫフリップフロップから出力され
る比較結果すなわちＮＵデータ及びＮＤデータ間の位相
ずれは生じない。

【００５８】これにより、上記比較結果を用いて行われ
るＶＣＯの電圧制御動作において、各比較結果の出力時
に生じていた位相ずれによるＶＣＯの発振時における誤
動作を抑えることが可能になる。

【００５９】そこで、本発明に係る位相ロックループ回
路の具体例として、本発明を映画フィルムを再生する際
のデジタル記録された音声出力の再生動作時に用いられ
る再生クロックを得る部分に適用した映画フィルムの再
生装置について説明する。

【００６０】この映画フィルムの再生装置は、例えば１
本の映画を複数のフィルムロールに分割して記憶し、１
本目のフィルムロールから２本目のフィルムロールに再
生を移行するいわゆるチェンジオーバー操作を行う再生
装置であって、本発明に係る位相ロックループ回路は、
このチェンジオーバーの際に、正確な再生装置自体のシ
ステムクロックすなわち上記再生クロックを形成する部
分に適用される。

【００６１】例えば、図４に示すように、上記再生クロ
ックを形成するための外付ＰＬＬ（位相ロックループ：
Phase-Locked Loop ）回路１４の動作をスピードアップ
し、該外付ＰＬＬ回路１４の時定数を下げるための出力
を行うスピードアップ用ＰＬＬ回路１３の中の位相比較
器１５０に、図１に示したような構成が適用されてい
る。

【００６２】ここで、上記映画フィルムには、映像記録
領域を挟むように、かつ、進行方向に沿って所定の間隔
でパーフォレーションが設けられており、また、上記各
パーフォレーションと各フィルムエッジとの間に、該映
画フィルムの進行方向に沿ってそれぞれ右チャンネル用
のデジタルサウンドトラック及び左チャンネル用のデジ
タルサウンドトラックが設けられている。なお、例えば
上記パーフォレーションの繰り返し周波数のフレーム信
号ＦＧ１、２は９６Ｈｚとされている。

【００６３】図４において、例えば１本の映画が第１、
第２の計２本のフィルムロールに分割して記録されてい
る場合、該映画の前半部分が記録されている上記第１の
フィルムロールを第１のフィルムリーダ１にセットし、
また、該映画の後半部分が記録されている上記第２のフ
ィルムロールを第２のフィルムリーダ２にセットする。
そして、先ず最初は、チェンジオーバーコントローラ３
の制御動作により、上記第１のフィルムリーダ１のみが
動作状態とされ、映画フィルムの再生が行われる。

【００６４】第１のフィルムリーダ１は、上記第１のフ
ィルムロールより上記パーフォレーションを検出すると
ともに、上記フレーム信号ＦＧ１を出力する。

【００６５】上記フレーム信号ＦＧ１は、ウィンド部６
及びマルチプレクサ１０のＢ端子に送られる。

【００６６】また、第２のフィルムリーダ２も同様に、
上記第２のフィルムロールより上記パーフォレーション
を検出するとともに、上記フレーム信号ＦＧ２を出力す
る。該フレーム信号ＦＧ２は、ウィンド８及びマルチプ
レクサ１２のＢ端子に送られる。

【００６７】チェンジオーバーコントローラ３は、第１
／第２のフィルムロールの選択を行うための“Ｌ”また
は“Ｈ”の２つのレベルのデータを出力する部分であ
り、例えば上記第１のフィルムロールから得られるフレ
ーム信号ＦＧ１を用いて再生クロックを形成するときに
は“Ｌ”レベルを、また、上記第２のフィルムロールか
ら得られるフレーム信号ＦＧ２を用いるときには“Ｈ”
レベルをマルチプレクサ４の切換端子（ＣＨＧ）及び制
御端子１５（CNT1_CHG）に送る。

【００６８】マルチプレクサ４は、端子Ａに送られる後
述する再生クロックＣＫ１と、端子Ｂに送られる後述す
る再生クロックＣＫ２とを切換端子（ＣＨＧ）に入力さ
れる“Ｌ”あるいは“Ｈ”データに応じて切り換え選択
し、選択したデータを分周回路５に送る。なお、これら
再生クロックＣＫ１、ＣＫ２は、例えば１．７６４ＭＨ
ｚの周波数を有することが挙げられる。

【００６９】ここでは、“Ｌ”レベルが上記切換端子
（ＣＨＧ）に入力されると、端子Ａが選択され、“Ｈ”
レベルが上記切換端子（ＣＨＧ）に入力されると、端子
Ｂが選択される。

【００７０】なお、上記再生クロックＣＫ１は、後述す
るＶＣＯ３６から発振されるクロックデータである。同
様に、上記再生クロックＣＫ２は、後述する外付ＰＬＬ
回路１４のＶＣＯから発振されるクロックデータであ
る。

【００７１】分周回路５は、マルチプレクサ４で選択さ
れ入力される再生クロックＣＫ１あるいは再生クロック
ＣＫ２を６１２５分の１に、すなわち１．７６４ＭＨｚ
／６１２５＝２８８Ｈｚにして得られるマスタクロック
データをマスタクロック出力端子１９（MCK_288 ）に出
力する。

【００７２】また、基準入力端子１６から送られる例え
ば１９２Ｈｚの周波数を有する基準クロック（Ｘ）は、
ウィンド部６、ウィンド部８及び分周回路７にそれぞれ
送られる。

【００７３】分周回路７は、上記基準クロックを１／２
倍にし、この１９２×１／２＝９６Ｈｚのデータをマル
チプレクサ１０の端子Ａ及びマルチプレクサ１２の端子
Ａにそれぞれ送る。

【００７４】ウィンド部６は、１９２Ｈｚの基準クロッ
クを用いてフレーム信号ＦＧ１に窓掛け処理を行う部分
であり、窓掛け処理後の“Ｌ”または“Ｈ”レベルの窓
掛けデータ（ＷＮＤ）をマルチプレクサ１０の切換端子
（ＷＮＤ）、スピードアップ用ＰＬＬ回路１３のＮＯＲ
回路２１及び窓掛けデータ出力端子２０（CNT2_WND）に
送る。

【００７５】ウィンド部８は、上記基準クロックを用い
てフレーム信号ＦＧ２に窓掛け処理を行う部分であり、
窓掛け処理後の“Ｌ”または“Ｈ”レベルの窓掛けデー
タ（ＷＮＤ）をマルチプレクサ１２の切換端子（ＷＮ
Ｄ）、スピードアップ用ＰＬＬ回路１３のＮＯＲ回路２
１及び窓掛けデータ出力端子３０（CNT3_WND）に送る。

【００７６】分周回路９は、上記再生クロックＣＫ１の
周波数を１／１８３７５倍する回路であり、例えば１．
７６４ＭＨｚの再生クロックを１／１８３７５倍すなわ
ち９６Ｈｚに変換して、この変換後のデータを上記スピ
ードアップ用ＰＬＬ回路１３の位相比較器１５０の入力
データ端子（ＶＥＲ）及び上記外付ＰＬＬ回路１４の位
相比較器３１の入力データ端子（ＶＥＲ）に送る。

【００７７】マルチプレクサ１０は、端子Ａに送られる
上記基準クロックに基づいて得られた９６Ｈｚのデータ
と、端子Ｂに送られる上記フレーム信号ＦＧ１とを、切
換端子（ＷＮＤ）に送られる窓掛けデータに基づいて切
換選択し、選択したデータを上記位相比較器１５０の基
準データ端子（ＲＥＦ）及び上記位相比較器３１の基準
データ端子（ＲＥＦ）に送る。

【００７８】例えば、入力される窓掛けデータが“Ｌ”
レベルのときは端子Ａすなわち上記基準クロックに基づ
いて得られたデータを、また、“Ｈ”レベルのときは端
子Ｂすなわち上記フレーム信号ＦＧ１を選択する。

【００７９】分周回路１１は、上記再生クロックＣＫ２
の周波数を１／１８３７５倍する回路であり、例えば
１．７６４ＭＨｚの再生クロックを１／１８３７５倍す
なわち９６Ｈｚに変換して、この変換後のデータを上記
スピードアップ用ＰＬＬ回路１３の位相比較器１５０の
入力データ端子（ＶＥＲ）及び上記外付ＰＬＬ回路１４
の位相比較器３１に送る。

【００８０】マルチプレクサ１２は、端子Ａに送られる
上記基準クロックに基づいて得られた９６Ｈｚのデータ
と、端子Ｂに送られる上記フレーム信号ＦＧ２とを、切
換端子（ＷＮＤ）に送られる窓掛けデータに基づいて切
換選択し、選択したデータを上記位相比較器１５０の基
準データ端子（ＲＥＦ）及び上記外付ＰＬＬ回路１４の
位相比較器３１に送る。

【００８１】スピードアップ用ＰＬＬ回路１３は、フレ
ーム信号ＦＧ１処理側及びフレーム信号ＦＧ２処理側で
同一の構成をとるとともに、各スピードアップ用ＰＬＬ
回路１３は上記位相比較器１５０を備えている。

【００８２】また、上記スピードアップ用ＰＬＬ回路１
３において、上記位相比較器１５０の基準データ端子
（ＲＥＦ）には上記マルチプレクサ１０からの出力が送
られ、また、入力データ端子（ＶＥＲ）には上記分周回
路９からの出力が送られている。そして、クロック端子
（ＣＫ）には上記再生クロックＣＫ１が送られている。

【００８３】上記位相比較器１５０では、上述のよう
に、上記基準データと上記入力データの位相比較が上記
再生クロックに基づいて行われ、得られるＮＵデータが
ＮＯＲ回路２１に送られ、ＮＤデータがＯＲ回路２２に
送られる。

【００８４】論理回路２１は、上記ＮＵデータと上記窓
掛けデータとがともに“０”であるときにのみ“１”
を、それ以外では“０”をダイオード２３に対して出力
する。

【００８５】ＯＲ回路２２は、上記ＮＤデータと上記窓
掛けデータとがともに“０”であるときにのみ“０”
を、それ以外では“１”をダイオード２５に対して出力
する。

【００８６】ダイオード２３は、ＮＯＲ回路２１からの
出力の正側のみを通過させ、抵抗２４、後述の外付ＰＬ
Ｌ回路１４内の抵抗３４及び電解コンデンサ３５から成
る低域フィルタを介して、外付ＰＬＬ回路１４のＶＣＯ
３６に駆動電圧として出力する。

【００８７】ダイオード２５は、ＯＲ回路２２からの出
力の負側のみを通過させ、抵抗２６、上記抵抗３４及び
上記電解コンデンサ３５から成る低域フィルタを介し
て、上記ＶＣＯ３６に駆動電圧として出力する。

【００８８】外付ＰＬＬ回路１４は、フレーム信号ＦＧ
１処理側及びフレーム信号ＦＧ２処理側で同一の構成の
回路群が１つずつ設けられており、各外付ＰＬＬ回路１
４は、位相比較器３１、抵抗３２／３３と抵抗３４と電
解コンデンサ３５とから成る低域フィルタと、ＶＣＯ３
６とから構成される部分であるとともに、フレーム信号
ＦＧ１処理側は上記再生クロックＣＫ１を生成し、フレ
ーム信号ＦＧ２処理側は上記再生クロックＣＫ２を生成
する。

【００８９】上記外付ＰＬＬ回路１４において、位相比
較器３１は通常の位相比較器と同様の構成をとるもの
で、上記基準データの位相と上記入力データの位相とを
比較して、この比較結果として入力データの位相が上記
基準データの位相よりどれぐらい進んでいるかの進み量
をＵデータ、また、どれぐらい遅れているのかの遅れ量
をＤデータとして出力している。

【００９０】なお、この位相比較器３１は、上記位相比
較器１５０と同様の構成のものであってもよい。

【００９１】上記低域フィルタは、上記Ｕデータ及びＤ
データの高周波成分をカットして低域成分のみを通過さ
せる部分である。この低域成分は、上記ＶＣＯ３６に送
られる。

【００９２】ＶＣＯ３６は、上記スピードアップ用ＰＬ
Ｌ回路１３から送られるデータの低域部分あるいは上記
位相比較器３１からのＵデータ及びＤデータの低域部分
に基づいて発振し、この発振出力は、上記フレーム信号
ＦＧ１処理側においては出力端子１７に、上記フレーム
信号ＦＧ２処理側においては出力端子１８にそれぞれ送
られ、映画フィルムの再生動作時の再生クロック例えば
デジタルサウンドにおける４４．１ｋＨｚの再生用周波
数を得るために用いられる。

【００９３】また、この発振出力は、上記フレーム信号
ＦＧ１処理側においては上記再生クロックＣＫ１とし
て、また、上記フレーム信号ＦＧ２処理側においては上
記再生クロックＣＫ２として上記マルチプレクサ４、上
記分周回路９／分周回路１１及び上記各スピードアップ
用ＰＬＬ回路１３に送られ、各部分におけるフィードバ
ック出力として用いられる。

【００９４】図４によれば、上記スピードアップ用ＰＬ
Ｌ回路１３から送られる出力すなわち位相比較器１５０
から出力されるＮＵデータ及びＮＤデータ間の位相ずれ
は、上述したように生じないため、上記ＮＵデータ及び
ＮＤデータを用いて行われるＶＣＯの電圧制御動作にお
いて、各比較結果の出力時に生じていた位相ずれによる
ＶＣＯの発振時における誤動作を抑えることが可能にな
る。

【００９５】また、位相比較器３１を有する外付ＰＬＬ
回路１４の時定数は大きく動作が安定するまでに時間が
掛かってしまう。そこで、ＶＣＯ３６の動作が安定する
まで、時定数の小さいスピードアップ用ＰＬＬ回路１３
からの出力を用いて、再生クロックの生成を行う。

【００９６】このようにすることで、動作オン時のＶＣ
Ｏ３６からの出力が安定するまでの時間が短縮される。

【００９７】

【発明の効果】本発明に係る位相ロックループ回路によ
れば、入力される２つの信号すなわち基準信号と入力信
号との位相比較が所定の動作クロックと同期して行われ
るため、上記位相比較の結果得られる比較データは、所
定の周期に基づいて出力される。従って、構成が簡単
で、回路全体の誤動作を低減させることが可能になる。

【図面の簡単な説明】

【図１】本発明に係る位相ロックループ回路に用いられ
る位相比較器の具体的構成例を示すブロック回路図であ
る。

【図２】上記位相比較器に用いられるエッジ検出部分の
具体的構成例を示すブロック回路図である。

【図３】上記位相比較器で入出力される各データのタイ
ミングチャートを示す図である。

【図４】上記位相ロックループ回路の一適用例を示すブ
ロック回路図である。

【図５】従来の位相ロックループ回路の概略を示すブロ
ック図である。

【図６】上記従来の位相ロックループ回路に用いられる
位相比較器の具体例を示すブロック回路図である。

【図７】図６の位相比較器で入出力される各データのタ
イミングチャートを示す図である。

【符号の説明】

１３スピードアップ用ＰＬＬ回路１５４第１の検出部１５５第２の検出部１８４、１８５、１８６Ｄフリップフロップ１８７第４の論理回路

Claims

【特許請求の範囲】

【請求項１】入力信号の位相に追従する位相ロックル
ープ回路において、入力される基準信号と、比較対象として入力される入力
信号との位相比較を、所定の動作クロックと同期して行
う位相比較器を有することを特徴とする位相ロックルー
プ回路。
【請求項２】上記位相比較器は、上記基準信号に基づいて得られる基準データの立ち上が
り部分を上記動作クロックと同期して検出する第１の検
出手段と、上記入力信号に基づいて得られる入力データの立ち上が
り部分を上記動作クロックと同期して検出する第２の検
出手段とを有することを特徴とする請求項１記載の位相
ロックループ回路。
【請求項３】上記第１／第２の検出手段は、上記動作クロックの入力に応じて、上記基準／入力デー
タを記憶して出力する第１の論理回路と、上記動作クロックの入力に応じて、上記第１の論理回路
からの出力データを記憶して出力する第２の論理回路
と、上記動作クロックの入力に応じて、上記第２の論理回路
からの出力データを記憶して出力する第３の論理回路
と、上記第２の論理回路からの出力データの状態と、上記第
３の論理回路からの出力データを反転させた反転データ
の状態とが共に能動であるときに、能動状態の出力を行
う第４の論理回路とを備えることを特徴とする請求項２
記載の位相ロックループ回路。