CN1198271A - 锁相电路 - Google Patents

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    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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Abstract

在跟踪输入信号相位的锁相电路中,具有相位比较器150,与规定的时钟信号同步进行输入的基准信号和作为比较对象输入的输入信号的相位比较。因此,第1检测部154、第2检测部155、JK触发器162、163按照规定的时钟信号进行数据的输出动作,所以,不会产生基于由构成环路或反馈的部分引起的各输入数据的延迟量的差所产生的NU数据和ND数据间的相位差以及2个三态逻辑输出间的相位差。因为与规定的时钟信号同步进行输入的2个信号、即基准信号和输入信号的相位比较,所以,从上述相位比较结果得到的比较数据按照一定的周期输出。因而,可以减少整个电路的误动作。

Description

锁相电路
技术领域
本发明涉及跟踪输入信号相位的锁相电路。
背景技术
过去，在VTR装置和盘再生装置等的同步信号和时钟信号的提取中，使用锁相环(PLL：Phase-Locked Loop)电路。
该锁相环是用来得到其相位和频率与基准信号同步的输出的电路，是如图1所示那样具有比较两个信号的相位关系并输出的相位比较器251、用于提取相位比较器251的低频成分的低通滤波器和使共振频率随该低通滤波器的输出而变化的压控振荡电路(VCO：VoltageControlled Oscillator)256的频率反馈电路。
在图1中，从输入端子258输入频率为fin的基准信号，并送入相位比较器251的REF输入端子。此外，在相位比较器251中，从VCO256来的频率为fout的VCO输出基准信号经分频电路257送入VER输入端子。
相位比较器251将上述基准信号的相位与上述分频电路257的输出信号的相位比较，若上述基准信号的相位超前，使比较结果从U端子输出，若上述分频电路257的输出信号的相位超前，使比较结果从V端子输出。
此外，分别设置电阻252、253，电阻252的一端与U端子连接，另一端与VCO256连接，电阻253的一端与V端子连接，另一端与VCO256连接。进而，设置电阻254，使其一端与电阻252、253的输出侧连接，另一端与电容255连接，电容255的另一端接地。
由这些电阻252、253、254和电容255形成低通滤波器。
该低通滤波器将上述比较结果的高频成分滤掉，将直流成分送至VCO256。
VCO256根据上述直流成分的输入，以频率fvco振荡并输出。再有，该频率fvco＝fin×N。该频率为fvco的振荡输出送给输出端子259和分频电路257。
分频电路257对上述频率为fvco的振荡输出进行N分之1分频，即使其变成频率为fin的基准信号，并送至相位比较器251的VER输入端子。
在这样构成的锁相环中，上述VCO输出信号便成为始终以固定的频率与上述基准信号同步的信号。
再有，还存在使上述相位比较器251和VCO256门阵列化或集成化(IC：Integrated Circuit)了的专用IC，将其小型化并广泛地使用。
但是，上述相位比较器251是如图3所示那样由逻辑电路组合而成的。此外，图7示出该基准数据(REF)、输入数据(VER)和其它各数据的时序图。
在图3中，从输入数据的上升沿开始到下一个基准数据的上升沿为止输出ND数据，从基准数据的上升沿开始到下一个输入数据的上升沿为止输出NU数据。上述ND数据和NU数据是利用上述相位比较器251生成并输出的。
因此，当用于输出上述ND数据和上述NU数据的相位比较器是图2所示那样的结构时，从输入到输出有各种各样的环路和反馈，各自在IC内的延迟有时是不对称的。
例如，将从REF输入端子201来的基准信号直接输入到初级OR电路203的一个输入端子上，而将例如从反相器213来的输出送到另一个端子。在这两个信号之间至少产生相当3级延迟量的差。
这样，输入各逻辑电路的2个信号的延迟量各不相同的情况很多，这样的延迟量之差会引起例如图3时序图的NU数据和ND数据的所谓‘胡须’部分，恐怕会因此而产生PLL电路整体的误动作。
此外，也可以在考虑上述延迟量之后再进行布线，但特别为此而进行的门阵列内的布线设计是困难的。
因此，本发明是鉴于上述实际情况而提出的，其目的在于提供一种结构简单，不会产生电路整体的误动作的锁相电路。
发明的公开
与本发明有关的锁相电路是跟踪输入信号相位的锁相电路，其特征在于，具有相位比较器，与规定的时钟信号同步将输入的基准信号和作为比较对象输入的输入信号的相位进行比较，由此去解决上述问题。
若按照上述锁相电路，因2个输入信号、即基准信号和输入信号的相位比较是与规定的时钟信号同步进行的，故上述相位比较的结果所得到的比较数据按照规定的周期输出。
附图的简单说明
图1是表示先有的锁相电路的概略框图。
图2是表示上述锁相电路所用的相位比较器的具体例的框图。
图3是表示上述相位比较器输入输出的各数据的时序图。
图4是表示本发明的锁相电路所用的相位比较器的具体结构例的方框电路图。
图5是表示图4所示的相位比较器所用的边沿检测部分的具体结构例的方框电路图。
图6是表示图4所示的相位比较器输入输出的各数据的时序图。
图7是表示本发明的锁相环电路的一个应用例的方框电路图。
实施本发明的最佳形态
下面，参照附图详细说明实施本发明的最佳形态。
与本发明有关的锁相电路是跟踪输入信号相位的锁相电路，其特征在于，具有例如如图4所示那样的结构的相位比较器150，与规定的时钟信号同步进行输入的基准信号和作为比较对象的输入信号的相位比较。
上述相位比较器150具有第1检测部154和第2检测部155，第1检测部与上述时钟信号同步检测根据上述基准信号得到的基准数据(REF)的上升沿部分，第2检测部与上述时钟信号同步检测根据上述输入信号得到的输入数据(VER)的上升沿部分。
此外，如图5所示，上述第1、第2检测部154、155具有：根据上述时钟信号(CK)存储上述基准数据或输入数据(DATA)并输出的作为第1逻辑电路的D触发器(Flipflop)184；根据上述动作时钟的输入存储上述D触发器184的输出数据并输出的作为第2逻辑电路的D触发器185；根据上述动作时钟的输入存储上述D触发器185的输出数据并输出的作为第3逻辑电路的D触发器186；使上述D触发器185的输出数据的状态和上述D触发器186的输出数据反相输入并进行AND动作的第4逻辑电路187。
因此，在图4中，从REF端子151输入的基准数据送至第1检测部154。该基准数据如下述具体例所示那样，例如是从REF端子151输入的频率为96Hz的基准数据。
此外，在第1检测部154中，另外还从CK输入端子153输入时钟信号，按照该动作时钟的输入检测上述基准数据的上升沿，作为该检测数据的第1边沿数据(P-EDG)送至第1边沿输出端子(REF-EDG)156、第1AND电路160、第1JK触发器163的J端子和第1反相器159。
再有，该时钟信号的频率(未图示)处于在各数据的输出端设置的低通滤波器的通带之外。例如，如下述具体例所示，是1.764MHz。因此，不用担心会产生量化误差。
此外，从VER输入端子152输入的输入数据送至第2检测部155。该输入数据也与上述基准数据一样，具有96Hz的频率。
此外，在第2检测部155中，另外还从CK输入端子153输入时钟信号，按照该动作时钟的输入检测出上述基准数据的上升沿，作为该检测数据的第2边沿数据(P-EDG)送至第2边沿输出端子(REF-EDG)157、第2AND电路161、第2JK触发器162的J端子和第2反相器158。
在此，上述第1反相器159将输入的第1边沿数据反相后送至第2AND电路161，上述第2反相器158将输入的第2边沿数据反相后送至第1AND电路160。
第1AND电路160根据上述第1边沿数据、上述第2边沿数据的反相数据和下述第1JK触发器163的第1边沿状态数据，只有当所有的数据为“1”时才将“1”的数据输出给第2JK触发器162的K端子，在其余的情况下，将“0”的数据送给该K端子。
此外，第2AND电路161根据上述第2边沿数据、上述第1边沿数据的反相数据和下述第2JK触发器162的第2边沿状态数据，只有当所有的数据为“1”时才将“1”的数据输出给第1JK触发器163的K端子，在其余的情况下，将“0”的数据送给该K端子。
第1JK触发器163按照从上述CK端子153所送的动作时钟的输入、根据送往J端子和K端子的输入数据，将上述输入数据的相位和上述基准数据的相位进行比较，作为比较结果得到相位差、特别是输入数据的相位比基准数据的相位延迟了一些的延迟量。作为该比较结果的ND数据送往第2AND电路160、通过第3反相器165进行‘负逻辑’输入的AND动作的第3逻辑电路167、第4逻辑电路166和ND输出端子172。
第2JK触发器162按照从上述CK输入端子153送的时钟信号，根据送往J端子和K端子的输入数据，将上述输入数据的相位和上述基准数据的相位进行比较，作为比较结果得到相位差、特别是输入数据的相位比基准数据的相位延迟了一些的延迟量。作为该比较结果的NU数据送往第1AND电路161、经第4反相器164的第4逻辑电路166、第3逻辑电路167和NU输出端子170。
即，ND数据相当于上述输入数据的相位相对上述基准数据的相位的延迟量，此外，NU数据相当于上述输入数据的相位相对上述基准数据的相位的超前量。
第3反相器165将上述第1JK触发器163来的比较结果反相并输出至第3逻辑电路167。此外，第4反相器164将上述第2JK触发器162来的比较结果反相并输出至第4逻辑电路166。
第3逻辑电路167和第4逻辑电路166都是进行负逻辑输入AND动作的电路。
因此，第3逻辑电路167在NU数据为“1”且ND数据为“0”时向三态门缓冲器169输出“1”，其余的情况输出“0”。再有，该“1”或“0”的输出成为三态门缓冲器169的开/关控制信号。
此外，第4逻辑电路166在NU数据为“0”且ND数据为“1”时向三态门缓冲器168输出“1”，其余的情况输出“0”。再有，该“1”或“0”的输出成为三态门缓冲器168的开/关控制信号。
三态缓冲器169在上述第3逻辑电路167的输出是“1”时，向三态门输出(TRI-D)端子173输出规定电压、例如接地电压(GND)的电平，是“0”时，则成为浮置状态。
此外，三态缓冲器168在上述第4逻辑电路166的输出是“1”时，向三态门输出(TRI-U)端子171输出规定电压、例如电压(Vcc)的电平，是“0”时，则成为浮置状态。
在图4所示的相位比较器中，因第1检测部154、第2检测部155和第1/第2JK触发器163、162是根据规定的时钟信号进行数据的输出动作的，故不会出现基于由构成环路或反馈的部分引起的延迟量的差所产生的NU数据和ND数据间的相位差以及2个三态门逻辑输出之间的相位差。
下面，说明上述第1/第2检测部154、155。
在上述第1/第2检测部154、155中，如图5所示，从REF/VER输入端子181送来的基准/输入数据送往D触发器184的D端子。
此外，从CK输入端子182送来的时钟信号分别送往D触发器185和D触发器186。进而，经反相器183反相了的时钟信号送往D触发器184。
D触发器184根据反相器183来的上述反相了的时钟信号将上述基准/输入数据送往D触发器185。
D触发器185根据上述输入的时钟信号，将上述D触发器184来的输出、即上述基准/输入数据送往D触发器186和第4逻辑电路187。
D触发器186根据上述输入的时钟信号，将上述D触发器185来的输出、即上述基准/输入数据送往第4逻辑电路187。
第4逻辑电路187只有当D触发器185的输出是“1”、同时D触发器186的输出是“0”时才向边沿数据(P-EDG)输出端子188输出“1”。再有，这时的输出数据是上述第1/第2边沿数据。
在图5所示构成的第1/第2检测部154、155中，各D触发器的输出是根据规定的时钟动作的。因而，送往第4逻辑电路187的2个输入数据同时与上述时钟信号同步输出。
这里，图6是示出上述比较器150的各输出的时序图。
在图6中，VER表示上述输入数据，REF表示上述基准数据，CK表示上述时钟信号，NU表示上述NU数据，ND表示上述ND数据，VER-EDG表示上述第2边沿(VER-EDG)输出端子157来的上述第2边沿数据，REF-EDG表示上述第1边沿(REF-EDG)输出端子156来的上述第1边沿数据，TRI-U表示上述三态门输出(TRI-U)端子171来的三态门逻辑输出，TRI-D表示上述三态门输出(TRI-D)端子173来的三态门逻辑输出，
在上述相位比较器中，如图6所示，从输入数据(VER)的上升沿开始只延迟时钟信号的半个周期便输出第2边沿数据(VER-EDG)，同样，从基准数据(REF)的上升沿开始只延迟时钟信号的半个周期便输出第1边沿数据(REF-EDG)。
此外，只有当第1边沿数据(REF-EDG)的输出比第2边沿数据(VER-EDG)还早、即基准数据(REF)比输入数据(VER)的相位超前时，才输出“0”的NU数据，其余情况则输出“1”的NU数据，进而，只有当输出“0”的NU数据时，作为三态门的逻辑输出(TRI-U)才输出上述电压(Vcc)的电平。
同样，只有当第2边沿数据(VER-EDG)的输出比第1边沿数据(REF-EDG)还早、即基准数据(REF)比输入数据(VER)的相位落后时，才输出“0”的NU数据，其余情况则输出“1”的NU数据，进而，只有当输出“0”的ND数据时，作为三态门的逻辑输出(TRI-D)才输出上述接地电位的电平。
如上所述，第1、第2检测部154、155内的各触发器按照规定的时钟信号进行输出，所以，从各检测部输出的各边沿数据输出时的相位始终是一致的。
此外，第1、第2JK触发器163、162输出动作的控制也是根据规定的时钟信号进行的，所以，从各JK触发器输出的比较结果、即NU数据和ND数据之间不会出现相位差。
因此，在使用上述比较结果进行VCO的电压控制动作时，可以抑制由在各比较结果输出时产生的相位差引起的VCO起振时的误动作。
于是，作为本发明的锁相电路的具体例，说明一种影片放映装置，该装置将本发明应用在用来获得再生时钟的部分中，其中该再生时钟在进行再生影片时的再生动作(再生数字记录的声音输出)中使用。
该影片放映装置例如将一部电影分成几盘胶卷存储起来，放映时进行从第1个胶卷到第2个胶卷的转接、即所谓换片操作，本发明的锁相电路适用于在该转接过程中用来形成正确的放映装置本身的系统时钟，即上述再生时钟信号的部分。
例如，如图7所示，将如上述图4所示那样构成的电路用于加速用PLL电路13中的相位比较器150中，以便对用来形成上述再生时钟的外加PLL(锁相环：Phase Locked Loop)电路14进行加速，并使该外加PLL电路14的时间常数减小。
这里，在上述影片中，沿前进方向以指定的间隔设置穿孔将影片记录区夹在中间，此外，在上述各穿孔和各胶片边缘之间，沿该胶片的前进方向分别设置右声道用的数字声道和左声道用的数字声道。再有，例如上述穿孔重复频率的胶片信号FG1、2设定为96Hz。
在图7中，例如当一部电影分成第1、第2共2个胶卷记录时，将记录该电影前半部分的上述第1胶卷装在第1胶卷读出器1上，将记录该电影后半部分的上述第2胶卷装在第2胶卷读出器2上。然后，首先根据转换控制器3的控制动作，只让上述第1胶卷读出器1进入工作状态，进行影片的放映。
第1胶卷读出器1在从上述第1胶卷检测上述穿孔的同时，输出上述胶片信号FG1。
上述胶片信号FG1送往窗口部6和多路转换器10的B端子。
此外，同样，第2胶卷读出器2在从上述第2胶卷检测上述穿孔的同时，输出上述胶片信号FG2。上述胶片信号FG2送往窗口部8和多路转换器12的B端子。
转换控制器3是为了进行第1、第2胶卷的选择而输出“L”或“H”电平数据的部分，例如，在使用从上述第1胶卷得到的胶片信号FG1形成再生时钟信号时，将“L”电平的信号送往多路转换器4的切换端子(CHG)和控制端子15(CNT1_CHG)，在使用从上述第2胶卷得到的胶片信号FG2时，将“H”电平送往多路转换器4的切换端子(CHG)和控制端子15(CNT1_CHG)。
多路转换器4根据输入到切换送往端子A的下述再生时钟信号CK1和送往端子B的下述再生时钟信号CK2的切换端子(CHG)的“L”或“H”的数据进行有选择地切换，将选择的数据送往分频电路5。再有，这些再生时钟信号CK1、CK2具有1.764MHz的频率。
在这里，当“L”电平输入上述切换端子(CHG)时，则选择端子A，当“H”电平输入上述切换端子(CHG)时，则选择端子B。
再有，上述再生时钟信号CK1是从下述VCO36来的时钟数据，同样，上述再生时钟信号CK2是从下述外加PLL电路14的VCO来的时钟数据。
分频电路5将对由多路转换器4选择输入的再生时钟信号CK1或再生时钟信号CK2进行6125分之一的分频、即进行1.764MHz/6125＝288Hz的运算得到的主时钟数据输出到主时钟输出端子19(MCK_288)。
此外，从基准输入端子16送来的具有192Hz频率的基准时钟信号(X)分别送往窗口部6、窗口部8和分频电路7。
分频电路7将上述基准时钟信号乘1/2，将该192×1/2＝96的数据分别送往多路转换器10的端子A和多路转换器12的端子A。
窗口部6是使用192Hz的基准时钟信号对胶片信号FG1进行加窗处理的部分，将加窗处理后的“L”或“H”电平的加窗数据(WND)送往多路转换器10的切换端子(WND)、加速用PLL电路13的NOR电路21和加窗数据输出端子20(CTN2_WND)。
窗口部8是使用上述基准时钟信号对胶片信号FG2进行加窗处理的部分，将加窗处理后的“L”或“H”电平的加窗数据(WND)送往多路转换器12的切换端子(WND)、加速用PLL电路13的NOR电路21和加窗数据输出端子30(CTN3_WND)。
分频电路9是将上述再生时钟信号CK1的频率乘1/18375倍的电路，例如将1.764MHz的再生时钟信号乘1/18375倍后变成96Hz，将该变换后的数据送往上述加速用PLL电路13的相位比较器150的输入数据端子(VER)和上述外加PLL电路14的相位比较器31的输入数据端子(VER)。
多路转换器10根据切换端子(WND)送来的加窗数据，对从端子A送来的基于上述基准时钟信号得到96Hz的数据和从端子B送来的上述胶片信号FG1进行有选择地切换，将选择的数据送往上述相位比较器150的基准数据端子(REF)和上述相位比较器31的基准数据端子(REF)。
例如，当输入的加窗数据是“L”电平时，选择端子A、即基于上述基准时钟信号得到的数据，若是“H”电平时，则选择端子B、即上述胶片信号FG1。
分频电路11将上述再生时钟信号CK2的频率乘1/18375倍的电路，例如将1.764MHz的再生时钟信号乘1/18375倍后变成96Hz，将该变换后的数据送往上述加速用PLL电路13的相位比较器150的输入数据端子(VER)和上述外加PLL电路14的相位比较器31的输入数据端子(VER)。
多路转换器12根据切换端子(WND)送来的加窗数据，对从端子A送来的基于上述基准时钟信号得到的96Hz的数据和从端子B送来的上述胶片信号FG2进行有选择地切换，将选择的数据送往上述相位比较器150的基准数据端子(REF)和上述外加PLL电路14的相位比较器31。
加速用PLL电路13在胶片信号FG1处理一侧和胶片信号FG2处理一侧具有相同的结构，同时，各加速用PLL电路13还具有上述相位比较器150。
此外，在上述加速用PLL电路13中，上述多路转换器10的输出送至上述相位比较器150的基准数据端子(REF)，此外，上述分频电路9的输出送至输入数据端子(VER)。而且，上述再生时钟信号CK1送至时钟端子(CK)。
在上述相位比较器150中，根据上述再生时钟信号进行上述基准数据和上述输入数据的相位比较，将得到的NU数据送至NOR电路21，将ND数据送至OR电路22。
逻辑电路21只有当上述NU数据和上述加窗数据同时为“0”时才向二极管23输出“1”，其余情况都输出“0”。
OR电路22只有当上述ND数据和上述加窗数据同时为“0”时才向二极管25输出“0”，其余情况都输出“1”。
二极管23只让NOR电路21输出的正向信号通过，经过由电阻24、下述外加PLL电路14内的电阻34和电解电容35形成低通滤波器，作为驱动电压向外加PLL电路14的VCO36输出。
二极管25只让OR电路22输出的负向信号通过，经过由电阻26、上述电阻34和上述电解电容35形成低通滤波器，作为驱动电压向外加PLL电路14的VCO36输出。
外加PLL电路14设有一个一个的电路组，该电路组在帧信号FG1处理一侧和帧信号FG2处理一侧具有相同的结构，各外加PLL电路14是由相位比较器31、电阻32/33、电阻34和电解电容35构成的低通滤波器和VCO36构成的部分，同时，帧信号FG1处理侧生成上述再生时钟信号CK1，帧信号FG2处理侧生成上述再生时钟信号CK2。
在上述外加PLL电路14中，相位比较器31具有与通常的相位比较器一样的结构，将上述基准数据的相位与上述输入数据的相位进行比较，作为该比较结果，将输入数据的相位相对上述基准信号相位的超前量作为U数据、将输入数据的相位相对上述基准信号相位的滞后量作为D数据输出。
再有，该相位比较器31的构成也可以与上述相位比较器150相同。
上述低通滤波器是将上述U数据和D数据的高频成分截去而只让低频成分通过的部分。该低频成分被送往上述VCO36。
VCO36根据上述加速用PLL电路13送来的数据的低频分量或从上述相位比较器31来的U数据和D数据的低频分量振荡，该振荡输出分别送往上述胶片信号FG1处理侧的输出端子17和上述胶片信号FG2处理侧的输出端子18，在电影片放映时，用来得到再生时钟信号，例如数字声音中的44.1KHz的再生频率。
此外，该振荡输出在上述胶片信号FG1处理侧作为再生时钟信号CK1、在上述胶片信号FG2处理侧作为再生时钟信号CK2被送往上述多路转换器4、上述分频电路9/分频电路11和上述加速用PLL电路13，在各部分中，作为反馈输出来使用。
象如图7所示的影片再生装置那样，通过将上述图4所示的结构用于加速用PLL电路13中的相位比较器150，如上所述，上述加速用PLL电路13输出的、即相位比较器150输出的NU数据和ND数据不会产生相位差，故在使用上述NU数据和ND数据进行VCO的电压控制动作时，可以抑制输出各比较结果时产生的相位差所引起的VCO振荡时的误动作。
此外，具有相位比较器31的外加PLL电路14的时间常数大，进入稳定工作状态需要很长的时间。因此，在VCO的动作稳定之前，使用时间常数小的加速用PLL电路的输出来生成再生时钟信号。
这样一来，便缩短了VCO开始工作到稳定输出的时间。
这样，若按照本发明的锁相电路，因与指定的时钟信号同步进行输入的2个信号、即基准信号和输入信号的相位比较，故从上述比较结果得到的比较数据按照一定的周期输出。因而，结构简单，而且可以减少整个电路的误动作。

Claims (3)

1、一种锁相电路，其特征在于，具有相位比较器，与规定的时钟信号同步进行输入的基准信号和作为比较对象输入的输入信号的相位比较。
2、权利要求1记载的锁相电路，其特征在于，上述相位比较器具有第1检测装置和第2检测装置，第1检测装置与上述时钟信号同步检测根据上述基准信号得到的基准数据的上升沿部分，第2检测装置与上述时钟信号同步检测根据上述输入信号得到的输入数据的上升沿部分。
3、权利要求2记载的锁相电路，其特征在于，上述第1/第2检测部具有：按照上述动作时钟的输入存储上述基准数据或输入数据并进行输出的第1逻辑电路；按照上述动作时钟的输入存储上述第1逻辑电路输出的数据并进行输出的第2逻辑电路；按照上述动作时钟的输入存储上述第2逻辑电路输出的数据并进行输出的第3逻辑电路；当从上述第2逻辑电路来的输出数据的状态和将从上述第3逻辑电路来的输出数据反相后的反相数据的状态都是激活时便进行激活状态的输出的第4逻辑电路。
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