DE69721450T2

DE69721450T2 - Phasenregelkreisschaltung

Info

Publication number: DE69721450T2
Application number: DE69721450T
Authority: DE
Inventors: Katsuichi Tachi
Original assignee: Sony Cinema Products Corp
Current assignee: Sony Cinema Products Corp
Priority date: 1996-06-06
Filing date: 1997-06-06
Publication date: 2004-03-18
Anticipated expiration: 2017-06-07
Also published as: EP0843417A1; DE69721450D1; JPH09326691A; WO1997047089A1; EP0843417A4; CN1198271A; US6097255A; EP0843417B1

Description

Die vorliegende Erfindung betrifft eine Phasenregelkreisschaltung, die ausgebildet ist, der Phase eines Eingangssignals nachzulaufen.
Bisher wird eine Phasenregelkreisschaltung (PLL) zum Extrahieren von Synchronisationssignalen oder Takten bei einem VTR oder bei einem Plattenwiedergabegerät verwendet.
Dieser Phasenregelkreis ist eine Schaltung, um ein Ausgangssignal zu erzeugen, welches phasengleich oder frequenzmäßig mit einem Referenzsignal synchronisiert ist. Dieser ist eine Frequenzrückführungsschaltung, welche einen Phasenkomparator 251, um die Phasenbeziehung zwischen zwei Signalen zu vergleichen und um das Vergleichsergebnis auszugeben, ein Tiefpassfilter, um Niedrigfrequenzkomponenten des Ausgangssignals des Phasenkomparators 251 herauszunehmen, und einen spannungs-gesteuerten Oszillator (VCO) 256 hat, um die Schwingungsfrequenz in Abhängigkeit vom Ausgangssignal des Tiefpassfilters zu variieren.
Gemäß 1 wird ein Frequenzsignal, welches eine Frequenz gleich f_in hat, zu einem Eingangsanschluss 258 und von dort zum oben beschriebenen REF-Eingangsanschluss des Phasenkomparators 251 geliefert. Außerdem wird ein VCO-Ausgangssignal vom VCO 256, welches eine Frequenz f_VOC hat, über eine Frequenzteilerschaltung 257 zu einem VER-Eingangsanschluss des Phasenkomparators 251 geliefert.
Der Phasenkomparator 251 vergleicht die Phase des Referenzsignals und das Ausgangssignal der Frequenzteilerschaltung 257 und gibt das Vergleichergebnis über einen Anschluss U oder einen Anschluss V aus, wenn das Referenzsignal bezüglich der Phase vorläuft oder das Ausgangssignal der Frequenzteilerschaltung 257 bezüglich der Phase vorläuft.
Außerdem ist ein Widerstand 252 vorgesehen, bei dem ein Anschluss mit dem Anschluss U und der andere Anschluss mit dem VCO 256 verbunden ist, und ein Widerstand 253, bei dem ein Anschluss mit dem Anschluss V und der andere Anschluss mit dem VCO 256 verbunden ist. Außerdem ist ein Widerstand 254 vorgesehen, von dem ein Anschluss mit den Ausgangsseiten der Widerstände 252, 253 und von dem das andere Ende mit einem Kondensator 255, dessen entgegengesetztes Ende geerdet ist, verbunden ist.
Die Widerstände 252, 253, der Widerstand 254 und der Kondensator 255 bilden das Tiefpassfilter.
Dieses Tiefpassfilter schneidet die Hochfrequenzkomponenten des obigen Vergleichergebnisses ab, wonach die DC-Komponenten zum VCO 256 weitergeleitet werden. Der VCO 256 spricht auf das Liefern der DC-Komponente an, um zu schwingen und ein Signal mit einer Frequenz f_VOC auszugeben, welches so festgelegt ist, dass gilt: f_VCO = f_in × N. Das Schwingungsausgangssignal wird zu einem Ausgangsanschluss 259 und zur VCO-Schaltung 257 weitergeleitet.
Die Frequenzteilerschaltung 257 setzt das Schwingungsausgangssignal mit der Frequenz f_VCO in ein Signal mit einer Frequenz gleich 1/N um, d. h., in das Signal, welches die Frequenz f_in hat. Dieses Signal wird zum Anschluss VER des Phasenkomparators 251 geführt.
Bei dem obigen Aufbau der Phasenverriegelungsschleife ist das VCO-Ausgangssignal immer mit dem Referenzsignal mit einer vorher festgelegten konstanten Frequenz synchronisiert.
Außerdem ist ein dafür bestimmter IC bekannt, der durch Gate-Array oder Integration mit dem Phasenkomparator 251 und dem VCO 256 hergestellt ist. Dieser IC ist als kleiner Baustein verfügbar.
Der Phasenkomparator 251 ist durch eine Kombination von Logikschaltungen aufgebaut, wie in 2 gezeigt ist. 3 zeigt ein Zeitablaufdiagramm von Referenzdaten (REF), Eingangsdaten (VER) und anderen Daten.
Gemäß 3 werden ND-Daten vom Anstieg der Eingangsdaten bis zum Anstieg der nächsten Referenzdaten ausgegeben, während NU-Daten vom Anstieg der nächsten Eingangdaten bis zum Anstieg der nächsten Referenzdaten ausgegeben werden. Die ND-Daten und NU-Daten werden durch den Phasenkomparator 251 erzeugt und ausgegeben.
Wenn somit der Phasenkomparator zum Ausgeben der ND-Daten oder der NU-Daten wie in 2 gezeigt aufgebaut ist, bestehen Möglichkeiten, wo unterschiedliche Rückführungen oder Rückführschleifen vom Eingang zum Ausgang existieren, wobei diese Schleifen nichtsymmetrische Verzögerungen im IC zeigen.
Beispielsweise wird dem einen Eingangsanschluss des ODER-Gates 103 der ersten Stufe unmittelbar das Referenzsignal von einem REF-Eingangsanschluss 201 zugeführt, während dessen Eingangsanschluss auf der gegenüberliegenden Seite mit beispielsweise einem Ausgangssignal von einem Inverter 213 beliefert wird. Zwischen diesen beiden Signalen wird eine Verzögerungsdifferenz von zumindest drei Stufen erzeugt.
In einigen Fällen unterscheiden sich somit die Verzögerungen von zwei Signalen, die den Logikschaltungen zugeführt werden, voneinander. Diese unterschiedliche Verzögerung ist für das Erzeugen von sogenannten Barthaaren in den NU-Daten oder den ND-Daten im Zeitablaufdiagramm von 3 verantwortlich, wodurch die Neigung besteht, Fehlfunktionen der PLL-Schaltung insgesamt zu erzeugen.
Obwohl in Erwägung der obigen Verzögerungen Zwischenschaltungen entworfen werden können, gibt es Schwierigkeiten insbesondere bei der Zwischenverbindungsverwaltung in einer Gate-Matrixschaltung.
Die EP-A 0 637 137 beschreibt eine verbrauchsarme PLL-Schaltung, die in der Lage ist, diese Barthaare im Ausgangssignal zu unterdrücken. Der beschriebene Phasendetektor ermittelt einen metastabilen Zustand in bezug auf die Phasenermittlungsspeicherung und stellt sicher, dass dieser in einem gleichbleibenden "Aufwärts"- oder "Abwärts"-Impuls aufgelöst wird. Die Potentialschwingung im Ausgangssignal auf Grund des Auftretens des metastabilen Zustands wird daher überwunden.
Im Hinblick auf den oben beschriebenen Stand der Technik ist eine Aufgabe der vorliegenden Erfindung, eine Phasenregelkreisschaltung bereitzustellen, die einen einfacheren Aufbau hat und in bezug auf Fehlfunktionen der Gesamtschaltung nicht empfindlich ist.
Die obige Aufgabe kann gemäß der vorliegenden Erfindung durch eine Phasenregelkreisschaltung gelöst werden, die ausgebildet ist, der Phase eines Eingangssignals nachzulaufen, welche aufweist:
einen Phasenkomparator, um ein Eingangsreferenzsignal mit einem Eingangssignal bezüglich der Phase zu vergleichen, welches als Gegenstück zum Vergleich synchron mit vorher festgelegten Betriebstakten eingegeben wird; wobei der Phasenkomparator aufweist:
eine erste Ermittlungseinrichtung, um einen Anstiegsbereich von Referenzdaten zu ermitteln, welche auf der Basis des Referenzsignals erhalten werden, und eine zweite Ermittlungseinrichtung, um einen Anstiegsbereich von Eingangsdaten zu ermitteln, welche auf der Basis des Eingangssignals erhalten werden; gekennzeichnet dadurch, dass
die erste Ermittlungseinrichtung einen Anstiegsbereich von Referenzdaten synchron mit den Betriebstakten ermittelt; und
die zweite Ermitlungseinrichtung einen Anstiegsbereich von Eingangsdaten synchron mit den Betriebstakten ermittelt.
Da die beiden Eingangssignale, nämlich das Referenzsignal und das Eingangssignal miteinander synchron mit dem vorher eingestellten Betriebstakten bezüglich der Phase verglichen werden, werden die Vergleichsdaten, die als Ergebnis des Phasenvergleichs erhalten werden, mit einer vorher festgelegten Periode ausgegeben.
1 ist ein schematisches Blockdiagramm, welches eine herkömmliche Phasenregelkreisschaltung zeigt;
2 ist ein Blockschaltungsdiagramm, welches ein Beispiel eines Phasenkomparators zeigt, der bei der herkömmlichen Phasenregelkreisschaltung, die in 1 gezeigt ist, verwendet wird;
3 zeigt ein Zeitablaufdiagramm von Eingangs- und Ausgangsdaten zu oder von dem Phasenkomparator;
4 ist ein Blockschaltungsdiagramm, welches einen beispielhaften Aufbau eines Phasenkomparators zeigt, der in der Phasenregelkreisschaltung gemäß der vorliegenden Erfindung verwendet wird;
5 ist ein Blockschaltungsdiagramm, welches einen beispielhaften Aufbau eines Flankenermittlungsbereichs zeigt, der beim Phasenkomparator, der in 4 gezeigt ist, verwendet wird;
6 zeigt ein Zeitablaufdiagramm von Eingangs- und Ausgangsdaten zu oder von dem Phasenkomparator, der in 4 gezeigt ist; und
7 ist ein Blockschaltungsdiagramm, welches ein Beispiel einer Anwendung der Phasenregelkreisschaltung gemäß der vorliegenden Erfindung zeigt.
Mit Hilfe der Zeichnungen werden bevorzugte Ausführungsformen der vorliegenden Erfindung ausführlich erläutert.
Die Phasenregelkreisschaltung gemäß der vorliegenden Erfindung ist so ausgebildet, der Phase eines Eingangssignals nachzueilen, und umfasst einen Phasenkomparator 150, der in 4 gezeigt ist, um einen Phasenvergleich zwischen einem Eingangsreferenzsignal und einem Eingangssignal als Objekt für den Vergleich synchron mit vorher festgelegten Betriebstakten durchzuführen.
Der Phasenkomparator 150 besitzt einen ersten Detektor 154, um den ansteigenden Bereich von Referenzdaten (REF), die auf der Basis des obigen Referenzsignals erhalten werden, synchron mit den obigen Betriebstakten zu ermitteln, und einen zweiten Detektor 155, um den ansteigenden Bereich von Eingangsdaten (VER), die auf der Basis des obigen Eingangssignals erhalten werden, synchron mit dem obigen Betriebstakten zu ermitteln.
Gemäß 5 besitzen der erste bzw. zweite Detektor 154, 155 ein D-Flipflop 184 als erste Logikschaltung, um die Referenzdaten oder die Eingangsdaten DATA als Antwort auf die Betriebstakte (CK) zu speichern und auszugeben, und ein D-Flipflop 185 als zweite Logikschaltung, um Ausgangsdaten des D-Flipflops 184 als Antwort auf ein Eingangssignal der Betriebstakte zu speichern und auszugeben. Der erste bzw. zweite Detektor 154, 155 besitzen außerdem einen D-Flipflop 186 als dritte Logikschaltung, um Ausgangsdaten des D-Flipflops 195 als Antwort auf das Eingangssignal der Betriebstakte zu speichern und auszugeben, und eine vierte Logikschaltung 187, um einen UND-Betrieb in Bezug auf Ausgangsdaten des D-Flipflops 185 auszuführen und auf ein Komplementärausgangssignal von Ausgangsdaten des D-Flipflops 186.
Die Referenzdaten, die vom REF-Anschluss 151 in 4 geliefert werden, werden zum ersten Detektor 154 geliefert. Diese Referenzdaten haben eine Frequenz von beispielsweise 96 Hz, wie in einer beispielhaften Ausführungsform, die später erläutert wird, gezeigt ist, und werden zum REF-Anschluss 151 geliefert.
Der erste Detektor 154 wird mit Betriebstakten von einem CK-Eingangsanschluss 153 beliefert. Die ansteigende Flanke der Referenzdaten wird als Antwort auf das Eingangssignal der Betriebstakte ermittelt. Die ersten Flankendaten (P-EDG) werden als diese ermittelten Daten zu einem ersten Flankenausgangsanschluss (REF-EDG) 156, zu einem ersten UND-Gate 160, zu einem J-Anschluss des ersten JK-Flipflops 163 und zu einem ersten Inverter 159 geliefert.
Die Frequenz dieser Betriebstakte liegt außerhalb des Bandes des Tiefpassfilters aller Daten, welches an einem Ausgangsanschluss (nicht gezeigt) vorgesehen ist. Diese Frequenz ist beispielsweise auf 1,764 MHz eingestellt, wie bei einer beispielhaften Ausführungsform, die nachfolgend erläutert wird. Dies beseitigt die Gefahr eines Auftretens des Quantisierungsfehlers.
Die Eingangsdaten von einem VER-Eingangsanschluss 152 werden zu einem zweiten Detektor 155 geliefert. Diese Eingangsdaten haben ähnlich wie die Eingangsreferenzdaten eine Frequenz von 96 Hz.
Der zweite Detektor 155 wird mit Betriebstakten von einem CK-Eingangsanschluss 153 beliefert. Der Anstieg der Referenzdaten wird als Antwort auf das Eingangssignal der Betriebstakte ermittelt. Die zweiten Flankendaten (P-EDG) werden wie diese ermittelten Daten zu einem zweiten Flankenausgangsanschluss (VER-EDG) 157, einem zweiten UND-Gate 156, einem J-Anschluss des zweiten JK-Flipflops 162 und zu einem zweiten Inverter 158 geliefert.
Der erste Inverter 159 ergänzt die ersten Eingangsflankendaten, wobei die ergänzten Flankendaten zu einem zweiten UND-Gate 161 geliefert werden. Der zweite Inverter 158 ergänzt die zweiten Eingangsflankendaten, um die ergänzten Flankendaten dann zu einem ersten UND-Gate 160 zu liefern.
Das erste UND-Gate 160 spricht auf die ersten Flankendaten, die ergänzten Daten der zweiten Flankendaten und auf die ersten Flankenstatusdaten vom ersten JK-Flipflop 163 an, wie später erläutert wird, um Daten "1" zum K-Anschluss des JK-Flipflops 162 nur dann auszugeben, wenn alle Daten "1" sind, und um Daten "0" an den K-Anschluss auszugeben, wenn dies umgekehrt ist.
Das zweite UND-Gate 161 spricht auf die zweiten Flankendaten, auf die ergänzten Daten der ersten Flankendaten und auf die zweiten Flankenstatusdaten vom zweiten JK-Flipflop 162 an, wie später erläutert wird, um Daten "1" an den K-Anschluss des ersten JK-FIipflops 163 nur dann auszugeben, wenn alle Daten "1" sind, und um Daten "0" an den K-Anschluss auszugeben, wenn dies umgekehrt ist.
Das erste JK-Flipflop 163 spricht auf die Eingabe der Betriebstakte vom CK-Eingangsanschluss 153 an, um die Phase der Eingangsdaten mit der der Referenzdaten zu vergleichen, um die Phasenabweichung zu liefern, insbesondere die Phasennacheilung der Eingangsdaten gegenüber den Referenzdaten, als Vergleichsergebnis. Die ND-Daten werden als Vergleichsergebnis über das zweite UND-Gate 160 und einen dritten Inverter 165 zu einer dritten Logikschaltung 167, die ausgebildet ist, um den Eingangs-Negativlogik-UND-Betrieb durchzuführen, zu einer vierten Logikschaltung 166 und einem ND-Ausgangsanschluss 172 geliefert.
Das zweite JK-Flipflop 162 spricht auf die Lieferung der Betriebstakte an, die vom CK-Eingangsanschluss 153 geliefer werden, um die Phase der Eingangsdaten mit der der Referenzdaten zu vergleichen, um die Phasenabweichung zu erzielen, insbesondere die Phasenvoreilung der Eingangsdaten in bezog auf die Referenzdaten als Vergleichsergebnis. Die NU-Daten werden als Ergebnis dieses Vergleichs über die erste UND-Schaltung 161 und den vierten Inverter 164 zu einer vierten Logikschaltung 166, einer dritten Logikschaltung 167 und zu einem Ausgangsanschluss 170 geliefert.
Das heißt, die ND-Daten sind äquivalent der Phasennacheilung der Eingangsdaten gegenüber den Referenzdaten, während die NU-Daten äquivalent der Phasenvoreilung der Eingangsdaten gegenüber den Referenzdaten sind.
Der dritte Inverter 165 ergänzt das Vergleichsergebnis vom ersten JK-Flipflop 163, um die ergänzten Daten an die dritte Logikschaltung 167 auszugeben. Der vierte Inverter 164 ergänzt das Vergleichsergebnis vom zweiten JK-Flipflop 162, um dann die die ergänzten Daten an die vierte Logikschaltung 166 auszugeben.
Die dritte Logikschaltung 167 und die vierte Logikschaltung 166 sind jeweils Schaltungen, die ausgebildet sind, um eine negative Eingangs-Logik-UND-Operation auszuführen.
Die dritte Logikschaltung 167 gibt "1" oder "0" an einen Dreizustandspuffer 169 aus, wenn die NU-Daten "1 " und die ND-Daten "0" oder entsprechend anders sind, aus. Dieses "1"- oder "0"-Ausgangssignal zeigt ein Einschaltzustands- bzw. Ausschalterzustandssteuersignal für den Dreizustandspuffer 169.
Die vierte Logikschaltung 166 gibt "1" oder "0" an den Dreizustandspuffer 168 aus, wenn die NU-Daten "0" und den ND-Daten "1" sind, oder wenn dies entsprechend anders ist. Dieses "1 "- oder "0"-Ausgangssignal zeigt ein Einschaltzustands- oder Ausschalterzustandssteuersignal für den Dreizustandspuffer 168.
Wenn das Ausgangssignal der dritten Logikschaltung 167 "1" oder "0" ist, gibt der Dreizustandspuffer 169 an einem Dreizustands-Ausgangsanschluss 173 (TRI-D) einen Wert aus, der einer vorher festgelegten Spannung entspricht, beispielsweise eine Erdspannung (GND), oder geht entsprechend zu einem Fliesszustand über.
Wenn das Ausgangssignal der vierten Logikschaltung 166 gleich "1" oder "0" ist, gibt der Dreizustandspuffer 168 an einem Dreizustandsausgangsanschluss 171 (TRI-U) einen Wert aus, der einer vorher festgelegten Spannung entspricht, beispielsweise eine Erdspannung (GND) oder geht zu einem Fliesszustand über.
Im Phasenkomparator, der in 4 gezeigt ist, sprechen der erste Detektor 154, der zweite Detektor 155, das erste bzw. zweite JK-Flipflop 163, 162 auf vorher festgelegte Betriebstakte an, um einen Datenausgabebetrieb auszuführen. Daher wird die Phasenabweichung zwischen den NU-Daten und den ND-Daten, die aufgrund der Differentialverzögerung der Eingangsdaten erzeugt wird, die dem Schleifen- oder Rückführbereich zuschreibbar ist, oder die Phasenabweichung zwischen den zwei Dreizustands-Logikausgangssignalen nicht erzeugt.
Anschließend werden der erste und der zweite Detektor 154, 155 erläutert.
Im ersten bzw. im zweiten Detektor 154, 155 werden Referenz-/Eingangsdaten, die vom REF/VER-Eingangsanschluss geliefert werden, zu einem D-Anschluss des D-Flipflops 184 geliefert, wie in 5 gezeigt ist.
Die Betriebstakte, welche vom CK-Eingangsanschluss 182 geliefert werden, werden zu einem Inverter 183, einem D-Flipflop 185 und zu einem D-Flipflop 186 geliefert. Die Betriebstakte werden außerdem durch einen Inverter 183 ergänzt, bevor sie zum D-Flipflop 184 geliefert werden.
Das D-Flipflop 184 spricht auf das Liefern der ergänzten Betriebstakte vom Inverter 183 an, um die obigen Referenz-/Eingangsdaten zum D-Flipflop 185 zu liefern.
Das D-Flipflop 185 spricht auf das Liefern der Betriebstakte an und liefert das Ausgangssignal des D-Flipflops 184, d. h., die obigen Referenz-/Eingangsdaten zum D-Flipflop 186 und zur vierten Logikschaltung 187.
Das D-Flipflop 186 spricht auf das Zuführen der Betriebstakte an, um das Ausgangssignal des D-Flipflops 185, d. h., die obigen Referenz-/Eingangsdaten zum D-Flipflop 186 und zur vierten Logikschaltung 187 zu liefern.
Die vierte Logikschaltung 187 gibt die "1" an einen Flankendaten-Ausgangsanschluss 188 (P-EDG) nur dann aus, wenn das Ausgangssignal des D-Flipflops 185 gleich "1" ist und das Ausgangssignal des D-Flipflops 186 gleich "0" ist. Die Ausgangsdaten sind in diesem Fall die oben erwähnten ersten/zweiten Flankendaten.
Im ersten bzw. zweiten Detektor 154, 155, der wie in 5 gezeigt aufgebaut ist, geschieht die Ausgabe der D-Flipflops als Antwort auf die vorher festgelegten Betriebstakte. Somit werden die beiden Eingangsdaten zur vierten Logikschaltung 187 synchron mit den obigen Betriebstakten ausgegeben.
6 zeigt ein Zeitablaufdiagramm entsprechender Ausgangssignale des Phasenkomparators 150.
In dieser Figur zeigen VER, REF, CK, NU, ND, VER-EDG, REF-EDG, TRI-U und TRI-D die Eingangsdaten, die Referenzdaten, die Betriebstakte, die NU-Daten, die ND-Daten, die zweiten Flankendaten von dem zweiten Flankenausgangsanschluss 157 (VER-EDG), die ersten Flankendaten vom ersten Flankenausgangsanschluss 156 (REF-EDG), das Dreizustands-Logikausgangssignal vom Dreizustands-Ausgangsanschluss 171 (TRI-U) bzw. ein Dreizustands-Logikausgangssignal vom Dreizustands-Ausgangsanschluss 173 (TRI-D).
Der Phasenkomparator gibt die zweiten Flankendaten (VER-EDG) mit einer Nacheilung einer halben Periode der Betriebstakte aus, wie vom Anstieg der Eingangsdaten (VER), während die ersten Flankendaten (VER-EDG) mit einer Nacheilung einer halben Periode der Betriebstakte ausgegeben werden, wie vom Anstieg der Referenzdaten (REF), wie in 6 gezeigt ist.
Außerdem werden NU-Daten "0" oder " 1 " nur dann ausgegeben, wenn die ersten Flankendaten (REF-EDG) früher als die zweiten Flankendaten (VER EDG) ausgegeben werden, d. h., wenn die Referenzdaten (REF) eine Phasenvoreilung in bezog auf die Eingangsda ten (VER) haben, oder entsprechend umgekehrt. Außerdem wird der Wert entsprechend der Spannung V_CC als Dreizustands-Logikausgangssignal (TRI-U) nur dann ausgegeben, wenn die "0"-NU-Daten ausgegeben werden.
Ähnlich werden ND-Daten "0" oder "1" nur dann ausgegeben, wenn die zweiten Flankendaten (VER-EDG) früher als die ersten Flankendaten (REF-EDG) ausgegeben werden, d. h., wenn die Referenzdaten (REF) eine Phasennacheilung in bezog auf die Eingangsdaten (VER) haben, oder wenn dies entsprechend umgekehrt ist. Außerdem wird der Wert entsprechend dem Erdpotential als Dreizustands-Logikausgangssignal (TRI-D) nur dann ausgegeben, wenn die "0"-ND-Daten ausgegeben werden.
Da die Flipflops im ersten bzw. zweiten Detektor 154, 155 auf die vorher festgelegten Betriebstakte zu Ausgangsdaten ansprechen, sind die Flankendaten, die durch die Detektoren ausgegeben werden, in Phase miteinander im Ausgabezeitpunkt.
Da außerdem der Ausgabebetrieb des ersten bzw. zweiten JK-Flipflops 163, 162 ähnlich als Antwort auf die vorher festgelegten Betriebstakte gesteuert wird, wird keine Phasenabweichung zwischen den Vergleichergebnissen erzeugt, d. h., zwischen den NU- und ND-Daten, die durch die JK-Flipflops ausgegeben werden.
Dies ermöglicht eine Unterdrückung der Fehlfunktion, die andernfalls durch Phasenabweichung im Ausgabezeitpunkt der Vergleichsergebnisse beim VCO-Spannungssteuerbetrieb verursacht wird, bei dem die obigen Vergleichsergebnisse verwendet werden.
Ein Beispiel der Phasenregelkreisschaltung gemäß der vorliegenden Erfindung, ein Bewegtbildfilm-Wiedergabegerät, bei dem die Lehre der vorliegenden Erfindung auf einen Wiedergabetakt-Erzeugungsbereich angewandt wird, der während des Aufzeichnungsbetriebs der digitial-aufgezeichneten Sprachausgabe im Wiedergabezeitpunkt des Bewegtbildfilms angewandt wird, wird nun erläutert.
Das Bewegtbildfilm-Wiedergabegerät ist so aufgebaut, um einen sogenannten Umschaltebetrieb zu Speichern eines Einzelbewegtbilds in mehreren Filmrollen durchzuführen, und die Wiedergabe wird von einer ersten Filmrolle zu einer zweiten Filmrolle übertragen. Die Phasenregelkreisschaltung nach der vorliegenden Erfindung wird bei einem Geräteteil angewandt, welches ausgebildet ist, um korrekte Systemtakte zu erzeugen, d. h., Wiedergabetakte für das Wiedergabegerät selbst im Zeitpunkt des obigen Umschaltebetriebs.
Gemäß 7 wird der in 4 gezeigte Aufbau bei einem Phasenkomparator 150 in einer Voreil-PLL-Schaltung 13 angewandt, die zum Voreilen des Betriebs einer externen PLL-Schaltung 14 ausgebildet ist, die ausgebildet ist, die Wiedergabetakte zu erzeugen, um das Ausgeben zu bewirken, die bestimmt ist, die Zeitkonstante der externen Phasenregelkreisschaltung 14 abzusenken.
Der Bewegtbildfilm ist mit Perforationen versehen, die sich auf beiden Seiten eines Bildaufzeichnungsbereichs in vorher festgelegten Intervallen längs der Filmtransportrichtung erstrecken. Zwischen den Perforationen und den damit verbundenen Filmrändern sind digitale Tonspuren für den rechten Kanal und diejenigen für den linken Kanal gebildet, die sich längs der Transportrichtung des Bewegtbildfilms erstrecken. Die Rahmensignale FG1, FG2 für die Wiederholungsfrequenz der Perforationen liegen bei einer Frequenz von 96 Hz.
Wenn in 7 ein einzelner Bewegtbildfilm auf zwei Filmrollen aufgezeichnet ist, nämlich einer ersten Filmrolle und einer zweiten Filmrolle, wird die erste Filmrolle, auf welcher der erste halbe Bereich des Bewegtbilds aufgezeichnet ist, auf einem ersten Filmleser 1 angeordnet, während die zweite Filmrolle, auf welcher die zweite Hälfte des Bewegtbilds aufgezeichnet ist, auf einer zweiten Filmrolle 2 angeordnet wird. Zunächst wird lediglich der erste Filmleser 1 durch den Steuerbetrieb durch eine Umschaltsteuerung 3 betriebswirksam, um den Bewegtbildfilm wiederzugeben.
Der erste Filmleser 1 ermittelt die Perforationen von der ersten Filmrolle, während das Rahmensignal FG1 ausgegeben wird.
Das Rahmensignal FG1 wird zu einem Fensterbereich 6 und zu einem B-Anschluss eines Multiplexers 10 geliefert.
Der zweite Filmleser 1 ermittelt in ähnlicher Weise die Perforationen von der zweiten Filmrolle, während das Rahmensignal FG2 ausgegeben wird. Das Rahmensignal FG2 wird zu einem Fensterbereich 8 und zu einem B-Anschluss eines Multiplexers 12 geliefert.
Die Umschaltsteuerung 3 ist ausgebildet, um Daten von zwei Pegeldaten "L" oder "H" auszugeben, um die erste bzw. zweite Filmrolle auszuwählen, und sendet den "L"-Pegel oder den "H"-Pegel zu einem Umschaltanschluss (CHG) des Multiplexer 4 und zu einem Steueranschluss 15 (CNTI CHG), wenn die Wiedergabetakte gebildet werden müssen, wobei das Rahmensignal FGl verwendet wird, welches von der ersten Filmrolle erhalten wird, oder wenn die Wiedergabetakte zu bilden sind, wobei das Rahmensignal FG2 verwendet wird, welches entsprechend von der zweiten Filmrolle erhalten wird.
Der Multiplexer 4 wählt die Wiedergabetakte CK1 aus, die zu einem Anschluss A geliefert werden, oder die Wiedergabetakte CK2, die zu einem Anschluss B geliefert werden, als Antwort auf die "L"- oder "H"-Daten, die zum Umschaltanschluss CHG geliefert werden, um die ausgewählten Daten zu einer Frequenzteilerschaltung 5 zu liefern. Die Wiedergabetakte CK1, CK2 haben jeweils eine Frequenz von beispielsweise 1,764 MHz.
Wenn der "L"- oder der "H"-Wert zum Umschalteanschluss CHG geliefert wird, wird der Anschluss A oder der Anschluss B entsprechend ausgewählt.
Die Wiedergabetakte CK1 sind Taktdaten, welche durch einen VCO 36 erzeugt werden, was nachfolgend erläutert wird. Ähnlich werden Wiedergabetakte CK2 zu Taktdaten, welche durch einen VCO einer externen PLL-Schaltung 14 erzeugt werden, was nachfolgend erläutert wird.
Die Frequenzteilerschaltung 5 teilt die Frequenz der Wiedergabetakte CK1 oder CK2, die durch den Multiplexer 4 ausgewählt werden und zur Schaltung 5 geliefert werden, auf 1/6125, d. h., auf 1,764 MHz/6125 = 288 Hz, um die resultierenden Mastertaktdaten zu einem Mastertakt-Ausgangsanschluss 19 (MCK 288) auszugeben.
Der Referenztakt (X) wird mit einer Frequenz von beispielsweise 192 Hz, der vom Referenzeingangsanschluss 16 geliefert wird, zu den Fensterbereichen 6 und 8 und zur Frequenzteilerschaltung 7 geliefert.
Die Frequenzteilerschaltung 7 halbiert die Referenztakte und sendet die Daten mit 192 × ½ = 96 Hz zum Anschluss A des Multiplexers 10 und zum Anschluss A des Muttiplexers 12.
Der fenster-bildende Bereich 6 bildet das Rahmensignal FGI unter Verwendung der Referenztaktsignale von 192 Hz zu einem Fenster und sendet die zu einem fenstergebildeten "L"- oder "H"-Pegeldaten (WND) zu einem Umschaltanschluss (WND) des Multiplexer 10, einem NOR-Gate 21 der Voreil-PLL-Schaltung 13 und zu einem Fensterdaten-Ausgangsanschluss 20 (CNT2 WND).
Die Fensterbildungseinheit 8 ist ausgebildet, das Rahmensignal FG2 unter Verwendung der obigen Referenztakte zu einem Fenster zu bilden und sendet die zu einem Fenster gebildeten "L"- oder "H"-Pegeldaten (WND) zu einem Umschaltanschluss (WND) des Multiplexers 12, zu einem NOR-Gate 21 der Voreil-PLL-Schaltung 13 und zu einem Fensterdaten-Ausgangsanschluss 30 (CNT3 WND).
Die Frequenzteilerschaltung 9 ist ausgebildet, die Frequenz der Wiedergabetakte CK1 um 18375 zu teilen. Das heißt, die Frequenzteilerschaltung 9 unterteilt die Wiedergabetakte von 1,764 MHz um 18375 auf 96 Hz und sendet die Frequenzteilungsdaten zu einem Eingangsdatenanschluss (VER) des Phasenkomparators 150 der Voreil-PLL-Schaltung 13 und zu einem Eingangsdatenanschluss (VER) des Phasenkomparators 31 der externen PLL-Schaltung 13.
Der Multiplexer 10 wählt die Daten von 96 Hz aus, welche auf der Basis der Referenztakte erhalten werden, die zum Anschluss A geliefert werden, oder das obige Rahmensignal FG1, welches zum Anschluss B geliefert wird, auf der Basis der zu einem Fenster gebildeten Daten, die zum Umschaltanschluss (WND) geliefert werden, und liefert die ausgewählten Daten zu einem Referenzdatenanschluss (REF) des Phasenkomparators 150 oder zu einem Referenzdatenanschluss (REF) des Phasenkomparators 31.
Wenn die gelieferten zu Fenstern gebildeten Daten den "L"- oder "H"-Wert haben, wird der Anschluss A, d. h., die Daten, die auf der Basis der Referenztakte erhalten werden, bzw. der Anschluss B, d. h., das obige Rahmensignal FG1 ausgewählt.
Die Frequenzteilerschaltung 11 ist so ausgebildet, um die Frequenz der Wiedergabetakte CK2 durch 18375 zu teilen. Das heißt, die Frequenzteilerschaltung 11 teilt die Wiedergabetakte von 1,764 MHz durch 18375 auf 96 Hz, um die frequenz-geteilten Daten zu einem Eingangsdatenanschluss (VER) des Phasenkomparators 150 der Voreil-PLL-Schaltung 13 und zum Phasenkomparator 31 der externen PLL-Schaltung 14 zu liefern.
Der Multiplexer 12 wählt die Daten von 96 Hz aus, die auf der Basis der Referenztakte erhalten werden, die zum Anschluss A geliefert werden, oder das obige Rahmensignal FG2, welches zum Anschluss B geliefert wird, auf der Basis der zu Fenstern gebildeten Daten, die zum Umschaltanschluss (WND) geliefert werden, und liefert die ausgewählten Daten zu einem Referenzdatenanschluss (REF) des Phasenkomparators 150 und zum Phasenkomparator 31 des externen PLL-Schaltung 14.
Die Voreil-PLL-Schaltung 13 mit dem gleichen Aufbau ist separat dazu vorgesehen, um das Rahmensignal FGl und das Rahmensignal FG2 zu verarbeiten, und umfasst den oben erwähnten Phasenkomparator 150.
In jeder Voreil-PLL-Schaltung 13 wird ein Ausgangssignal des Multiplexers 10 zu einem Referenzdatenanschluss REF des Phasenkomparators 150 geliefert, während ein Ausgangssignal der Frequenzteilerschaltung 9 zu einem Eingangsdatenanschluss VER geliefert wird, und die oben erwähnten Wiedergabetakte CK1 werden zu einem Taktanschluss CK geliefert.
Der Phasenkomparator 150 vergleicht die Referenzdaten und die Eingangsdaten auf der Basis der Wiedergabetakte bezüglich der Phase. Die resultierenden NU-Daten werden zur NOR-Schaltung 21 geliefert, während die ND-Daten zu einem ODER-Gate 22 geliefert werden.
Die Logikschaltung 21 gibt "1" oder "0" an eine Diode 25 aus, wenn die NU-Daten und die zu Fenstern gebildeten Daten "0" sind, oder entsprechend umgekehrt.
Das ODER-Gate 22 gibt "0" oder "1" an eine Diode 25 aus, wenn die NU-Daten und die zu Fenstern gebildeten Daten "0" sind oder entsprechend umgekehrt.
Die Diode 23 erlaubt es, dass lediglich die positive Seite des Ausgangssignals das NOR-Gate 21 durchläuft und als Ansteuerspannung an einen VCO 36 der externen PLL-Schaltung 14 über den Widerstand 24 und einem Tiefpassfilter ausgegeben wird, welches aus einem Widerstand 34 in der externen PLL-Schaltung 14 besteht, wie später erläutert wird, und einem Elektrolyt-Kondensator 35, wie nachfolgend erläutert wird.
Die Diode 25 erlaubt es, dass lediglich die negative Seite des Ausgangssignals des ODER-Gates 22 durchläuft und als eine Ansteuerspannung zum VCO 36 über den Widerstand 26 und einem Tiefpassfilter ausgegeben wird, welches aus dem Widerstand 34 und dem Elektrolyt-Kondensator 35 besteht, wie nachfolgend erläutert wird.
Jede externe PLL-Schaltung 14 mit dem gleichen Aufbau ist dazu vorgesehen, um das Rahmensignal FG1 und das Rahmensignal FG2 zu verarbeiten. Jede externe PLL-Schaltung 14 weist einen Phasenkomparator 31, Widerstände 32, 33, ein Tiefpassfilter, welches aus den Widerstand 34 und dem Elektrolyt-Kondensator 35 besteht, und einen VCO 36 auf. Die externe PLL-Schaltung, die das Rahmensignal FG1 verarbeitet, erzeugt die Wiedergabetakte CK1, während diejenige, die das Rahmensignal FG2 verarbeitet, die Wiedergabetrakte CK2 erzeugt.
In der externen PLL-Schaltung 14 ist der Phasenkomparator 31 ähnlich wie der übliche Phasenkomparator aufgebaut und arbeitet so, um die Phase der Referenzdaten mit der der Eingangsdaten zu vergleichen, um U- und D-Daten als Vergleichergebnisse auszugeben. Die U-Daten und D-Daten geben die Phasenvoreilung und die Phasenacheilung, welche die Eingangsdatenphase hat, in bezug auf die Referenzdaten an.
Dieser Phasenkomparator 31 kann ähnlich wie der obige Phasenkomparator 150 ausgebildet sein.
Das obige Tiefpassfilter arbeitet so, um Hochfrequenzkomponenten der U- und D-Daten abzuschneiden, um lediglich zu erlauben, dass die Niedrigfrequenzkomponenten durchlaufen. Diese Niedrigfrequenzkomponenten werden zum oben erwähnten VCO 36 geliefert.
Der VCO 36 erzeugt eine Schwingung auf der Basis der Niedrigfrequenzkomponenten von Daten, welche von der Voreil-PLL-Schaltung 13 geliefert werden, oder der Niedrigfrequenzkomponenten der U- und D-Daten vom Phasenkomparator 31. Die Schwingung, die vom VCO ausgegeben wird, wird auf der FG1-Verarbeitungsseite und auf der FG2-Verarbeitungsseite zu einem Ausgangsanschluss 17 bzw. zu einem Ausgangsanschluss 18 gelie fert, um dazu verwendet zu werden, Wiedergabetakte zu erzeugen, die verwendet werden, den Bewegtbildfilm zu reproduzieren, beispielsweise die Wiedergabefrequenz von 44,1 kHz für den Wiedergabeton.
Dieses Schwingungsausgangssignal auf der FG1-Verarbeitungsseite wird als oben erwähnte Wiedergabetakte CK1 zum Multiplexer 4, zur Frequenzteilerschaltung 9, 11 und zur Voreil-PLL-Schaltung geliefert, um so als Rückführausgangssignal für die entsprechenden Bereiche verwendet zu werden. Ähnlich wird die Schwingung, die auf der FG2-Verarbeitungsseite ausgegeben wird, als oben erwähnte Wiedergabetakte CK2 zum Multiplexer 4, zur Frequenzteilerschaltung 9, 11 und zur Voreil-PLL-Schaltung 13 geliefert, um so als Rückführausgangssignal für die jeweiligen Bereiche verwendet zu werden.
Durch Anwenden des Aufbaus, der in 4 gezeigt ist, auf den Phasenkomparator 150 in der Voreil-PLL-Schaltung, wie bei der Bewegtbildfilm-Wiedergabeeinrichtung, die in 7 gezeigt ist, wird keine Phasennacheilung zwischen Ausgangssignalen der Voreil-PLL-Schaltungen 13 erzeugt, d. h., den NU- und ND-Daten, durch den Phasenkomparator 150 ausgegeben werden, wie oben beschrieben, wodurch eine Unterdrückung von Fehlfunktionen, die ansonsten beim VCO-Spannungssteuerbetrieb erzeugt werden, bei dem die NU- und ND-Daten auf Grund der Phasenabweichung verwendet werden, die im Ausgabezeitpunkt der Vergleichsergebnisse erzeugt wird, ermöglicht wird.
Außerdem wird der Betrieb der Voreil-PLL-Schaltung lediglich nach Ablauf einer bestimmten Zeit wegen der langen Zeitkonstante der PLL-Schaltung 14 stabilisiert. Somit wird ein Ausgangssignal der Voreil-PLL-Schaltung 13 mit einer kürzeren Zeitkonstante bis zur Stabilisierung des VCO 36 zum Erzeugen von Wiedergabetakten verwendet.
Auf diese Art und Weise wird das Ausgangssignal des VCO 36 während der Betriebszeit in einer kürzeren Zeit stabilisiert.
Bei der Phasenregelkreisschaltung gemäß der vorliegenden Erfindung werden wie oben beschrieben die beiden Eingangssignale, d. h., das Referenz- und Eingangssignal synchron mit den vorher festgelegten Betriebstakten bezüglich der Phase verglichen, so dass die Vergleichsdaten, die von dem Phasenvergleich resultieren, mit einer vorher festgelegten Periode ausgegeben werden können, wodurch ein vereinfachter Aufbau sicher gestellt wird und Fehlfunktionen der Gesamtschaltung reduziert werden.

Claims

Phasenregelkreisschaltung, die ausgebildet ist, der Phase eines Eingangssignals nachzulaufen, welche aufweist: einen Phasenkomparator (150), um ein Eingangsreferenzsignal mit einem Eingangssignal bezüglich der Phase zu vergleichen, welches als Gegenstück zum Vergleich synchron mit vorher festgelegten Betriebstakten eingegeben wird; wobei der Phasenkomparator aufweist: eine erste Ermittlungseinrichtung (154), um einen Anstiegsbereich von Referenzdaten zu ermitteln, welche auf der Basis des Referenzsignals erhalten werden, und eine zweite Ermittlungseinrichtung (155), um einen Anstiegsbereich von Eingangsdaten zu ermitteln, welche auf der Basis des Eingangssignals erhalten werden; gekennzeichnet dadurch, dass die erste Ermittlungseinrichtung (154) einen Anstiegsbereich von Referenzdaten synchron mit den Betriebstakten ermittelt; und die zweite Ermittlungseinrichtung (155) einen Anstiegsbereich von Eingangsdaten synchron mit den Betriebstakten ermittelt.
Phasenregelkreisschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste/zweite Ermittlungseinrichtung (154, 155) eine erste Logikschaltung (184) aufweist, um die Referenz/Eingangsdaten als Antwort auf die Eingabe der Betriebstakte zu speichern und auszugeben, eine zweite Logikschaltung (185), um Ausgangsdaten der ersten Logikschaltung als Antwort auf die Eingabe der Betriebstakte zu speichern und auszugeben, eine dritte Logikschaltung (186), um Ausgangsdaten der zweiten Logikschaltung (185) als Antwort auf die Eingabe der Betriebstakte zu speichern und auszugeben, und eine vierte Logikschaltung (187), um ein positives Zustandsausgangssignal auszugeben, wenn sowohl der Zustand von Ausgangsdaten der zweiten Logikschaltung (85) als auch der Zustand einer Komplementärversion von Ausgangsdaten der dritten Logikschaltung (186) positiv sind.