JP4682567B2

JP4682567B2 - 表示素子駆動装置および画像表示装置

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Publication number: JP4682567B2
Application number: JP2004265139A
Authority: JP
Inventors: 和也松本; 康之土居
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-09-13
Filing date: 2004-09-13
Publication date: 2011-05-11
Anticipated expiration: 2024-09-13
Also published as: CN1750071A; US7479941B2; CN100442332C; US20060055653A1; JP2006078947A

Description

本発明は、画像表示装置の表示パネル上の表示素子を駆動するための表示素子駆動装置に係わり、特に該表示素子駆動装置を高速に動作させるための半導体回路技術に関する。

図９に示すように、従来の表示素子駆動装置１００は、低振幅差動のクロック信号であるＣＬＫＰ１及びＣＬＫＮ１が低振幅差動信号を増幅させるためのコンパレータＡ１の正相入力端子と負相入力端子に入力され、コンパレータＡ１の出力信号Ｎ１が分周用フリップフロップＦ１のクロックＣＰに入力されるように構成されていた（例えば、特許文献１参照）。図９の例では、分周用フリップフロップＦ１の反転出力ＮＱは分周用フリップフロップＦ１の入力Ｄに入力されており、分周用フリップフロップＦ１の出力ＱにはコンパレータＡ１の出力信号Ｎ１が立ち上がりのタイミングで分周された信号が出力される。ここで、分周用フリップフロップＦ１の出力Ｑは、データ取り込み用フリップフロップＦ３のクロックＣＰに入力されているように、表示素子駆動装置のタイミング信号として用いられる。図９の例では、データ取り込み用フリップフロップＦ３は入力データＤＡＴＡ１をＤＥＬＡＹ回路Ｌ１により遅延させた出力Ｄ１を分周用フリップフロップＦ１の出力Ｑの立ち上がりに応じて取り込んでいる。

一方、表示素子駆動装置１００内において、コンパレータＡ１の出力信号Ｎ１の立ち下がりのタイミングを立ち上がりのタイミングと併用して用いることも良く行なわれる。この場合、分周用フリップフロップＦ２のクロックＣＰに、コンパレータＡ１の出力信号Ｎ１をインバータＩ１で反転した出力Ｎ２が入力される。このように構成すれば、反転出力ＮＱが入力Ｄに入力されている分周用フリップフロップＦ２の出力Ｑから、コンパレータＡ１の出力信号Ｎ１が立ち下がりのタイミングで分周されたものが出力される。このようにして生成された分周用フリップフロップＦ２の出力Ｑは、分周用フリップフロップＦ１の出力Ｑと同様に、表示素子駆動装置１００内のタイミング信号として用いられる。図９の例では、データ取り込み用フリップフロップＦ４は入力データＤＡＴＡ１をＤＥＬＡＹ回路Ｌ１により遅延させた出力Ｄ１を分周用フリップフロップＦ２の出力Ｑの立ち上がりに応じて取り込んでおり、データ取り込み用フリップフロップＦ３とデータ取り込み用フリップフロップＦ４とでは、Ｄ１を取り込むタイミングが異なっている。
特開平１１−２４９６２６号公報（第２図）

従来の表示素子駆動装置１００では、周波数、電源電圧、プロセス、温度といった条件により、低振幅差動信号を増幅させるためのコンパレータＡ１の出力信号Ｎ１のデューティ比が大きくずれた場合、分周用フリップフロップＦ１の出力Ｑと分周用フリップフロップＦ２の出力Ｑとの位相関係が大きくずれるため、データ取り込み用フリップフロップＦ３およびデータ取り込み用フリップフロップＦ４における入力データＤＡＴＡ１をＤＥＬＡＹ回路Ｌ１により遅延させた出力Ｄ１の取り込みができなくなる可能性があり、特に表示素子駆動装置が高速に動作する場合などに誤作動を引き起こす可能性があった。

以下、図９の従来の表示素子駆動装置１００における各信号の動作を図４のタイミングチャートを用いて説明する。

まず、コンパレータＡ１の出力信号Ｎ１の立ち上がりと立ち下がりは、コンパレータＡ１の正相入力信号ＣＬＫＰ１の立ち上がりと立ち下がりから遅延時間Ｔ１と遅延時間Ｔ２だけ遅れて出力されている。このとき、周波数、電源電圧、プロセス、温度といった条件を受けてコンパレータＡ１の特性が変動することにより、遅延時間Ｔ１と遅延時間Ｔ２は等しくならず、コンパレータＡ１の出力信号Ｎ１のハイ区間とロー区間のデューティ比はずれている。また、コンパレータＡ１の出力信号Ｎ１の立ち上がりのタイミングに同期する分周用フリップフロップＦ１に対し、分周用フリップフロップＦ２は、コンパレータＡ１の出力信号Ｎ１の立ち下がりのタイミングに同期させるため、コンパレータＡ１の出力信号Ｎ１はインバータＩ１を介して分周用フリップフロップＦ２のクロック信号Ｎ２として入力されている。インバータＩ１の特性も周波数、電源電圧、プロセス、温度といった条件により変動するため、インバータＩ１の入力から出力までの遅延時間Ｔ４は変化する。

このような回路構成の場合、分周用フリップフロップＦ１と分周用フリップフロップＦ２の出力信号の立ち上がりの合計遅延時間は、分周用フリップフロップＦ１と分周用フリップフロップＦ２自体の遅延時間を遅延時間Ｔ３と遅延時間Ｔ５とするとそれぞれ、合計遅延時間ＴＳ１＝（遅延時間Ｔ１＋遅延時間Ｔ３）と合計遅延時間ＴＳ２＝（遅延時間Ｔ２＋遅延時間Ｔ４＋遅延時間Ｔ５）となり、合計遅延時間ＴＳ１と合計遅延時間ＴＳ２は、大きく異なるものとなることが予想される。また、ＣＬＫＰ１の立ち上がりと立ち下がりのタイミングに対するデータ取り込み用フリップフロップＦ３とデータ取り込み用フリップフロップＦ４の入力データ信号であるＤＡＴＡ１のハイレベルのＳＥＴＵＰとＨＯＬＤ時間をそれぞれ、ＳＥＴＵＰ時間Ｓ１とＨＯＬＤ時間Ｈ１とし、ＤＥＬＡＹ回路Ｌ１を介したデータ信号Ｄ１の立ち上がりと立ち下がりの遅延時間をそれぞれ、遅延時間Ｔ６と遅延時間Ｔ７とした場合、データ取り込み用フリップフロップＦ３までに到達するデータ信号であるＤ１の立ち上がりの遅延時間Ｔ６に対して、データ取り込み用フリップフロップＦ３に到達するクロック信号の合計遅延時間ＴＳ１は同じ程度となるかまたは遅い遅延時間を有するため、データ取り込み用フリップフロップＦ３はハイレベルのデータを取り込むことが可能であるが、データ取り込み用フリップフロップＦ４までに到達するデータ信号であるＤ１の立ち下がりの遅延時間Ｔ７に対して、データ取り込み用フリップフロップＦ４に到達するクロック信号の立ち上がりの合計遅延時間ＴＳ２は、遅延時間Ｔ７とＨＯＬＤ時間Ｈ１を足した遅延時間よりも遅いため、データ取り込み用フリップフロップＦ４はハイレベルのデータを取り込むことができない。

このように、従来の表示素子駆動装置１００では、コンパレータＡ１の出力信号の立ち上がりと立ち下がりの両方のタイミングを表示素子駆動装置１００の内部回路でデータの取り込みなどに使用した場合に、データを正しく取り込めないことが生じるが、これは表示素子駆動装置１００の動作速度が高速になるにつれてより顕著になると想定される。

従って、本発明は、表示素子駆動装置の動作速度が高速になった場合でも、低振幅振動の入力信号を正しく取り込むことができる表示素子駆動装置を提供することを目的とする。

本発明の第１の表示素子駆動装置は、差動信号である第１のクロックおよび第２のクロックをコンパレータに入力し、前記コンパレータの出力を分周したクロックを用いて動作する表示素子駆動装置であって、前記第１のクロックが正相入力端子に入力され、前記第２のクロックが負相入力端子に入力された第１のコンパレータと、前記第２のクロックが正相入力端子に入力され、前記第１のクロックが負相入力端子に入力された第２のコンパレータと、前記第１のコンパレータの出力に応じて前記第１のコンパレータの出力を分周する第１の分周手段と、前記第２のコンパレータの出力に応じて前記第２のコンパレータの出力を分周する第２の分周手段と、前記第１の分周手段の出力に応じて入力データを取り込む第１のラッチ手段と、前記第２の分周手段の出力に応じて入力データを取り込む第２のラッチ手段と、を備えたことを特徴とする。

このように構成すれば、第１のラッチ手段と第２のラッチ手段のクロックにおいて、第１または第２のコンパレータの出力のハイ区間とロー区間のデューティ比がずれたとしても、同程度にずれることとなり、第１のラッチ手段と第２のラッチ手段におけるデータ取り込みが安定して行なえる。

また、本発明の第１の表示素子駆動装置において、前記第１のラッチ手段および前記第２のラッチ手段に取り込まれる入力データのいずれもが、入力データ信号を第１の遅延手段により遅延させた出力であることとしても良い。

さらに、前記第１のクロックおよび前記第２のクロックの振幅は、前記表示素子駆動装置の電源電位と接地電位の電位差と比較して低振幅であることも好ましい。

このように構成すれば、表示素子駆動装置へのクロックの転送における電力消費が低減できる。

また、前記第１のコンパレータと前記第２のコンパレータが同じ回路構成であれば、第１のラッチ手段と第２のラッチ手段におけるデータ取り込みがさらに安定して行なえる。

本発明の第２の表示素子駆動装置は、第１の表示素子駆動装置において、差動信号である第１の入力データ信号および第２の入力データ信号が入力された第３のコンパレータをさらに備え、前記第１のラッチ手段および前記第２のラッチ手段に取り込まれる入力データのいずれもが、前記第３のコンパレータの出力信号を第１の遅延手段により遅延させた出力であることを特徴とする。

このように構成すれば、表示素子駆動装置へのデータの転送における電力消費も低減することができる。

本発明の第２の表示素子駆動装置において、前記第１のコンパレータ、前記第２のコンパレータと前記第３のコンパレータは同じ回路構成であることが好ましい。

このように構成すれば、第１のラッチ手段と第２のラッチ手段のクロックおよびデータにおいて、第１、第２または第３のコンパレータの出力のハイ区間とロー区間のデューティ比がずれたとしても、同程度にずれることとなり、第１のラッチ手段と第２のラッチ手段におけるデータ取り込みが安定して行なえる。

本発明の第３の表示素子駆動装置は、第１の表示素子駆動装置において、第１の入力データ信号が正相入力端子に入力され、前記第１の入力データ信号の差動信号である第２の入力データ信号が負相入力端子に入力された第３のコンパレータと、前記第２の入力データ信号が正相入力端子に入力され、前記第１の入力データ信号が負相入力端子に入力された第４のコンパレータとをさらに備え、前記第１のラッチ手段に取り込まれる入力データが、前記第３のコンパレータの出力信号を第１の遅延手段により遅延させた出力であり、前記第２のラッチ手段に取り込まれる入力データが、前記第４のコンパレータの出力信号を前記第１の遅延手段と異なる第２の遅延手段により遅延させた出力であることを特徴とする。

本発明の第３の表示素子駆動装置において、前記第１のコンパレータ、前記第２のコンパレータ、前記第３のコンパレータと前記第４のコンパレータは同じ回路構成であることが好ましい。

このように構成すれば、第１のラッチ手段と第２のラッチ手段のクロックおよびデータにおいて、第１、第２、第３または第４のコンパレータの出力のハイ区間とロー区間のデューティ比がずれたとしても、同程度にずれることとなり、第１のラッチ手段と第２のラッチ手段におけるデータ取り込みが安定して行なえる。

本発明の第２または第３の表示素子駆動装置において、前記第１のクロック、前記第２のクロック、前記第１の入力データおよび前記第２の入力データの振幅は、前記表示素子駆動装置の電源電位と接地電位の電位差と比較して低振幅であることが好ましい。

このように構成すれば、表示素子駆動装置へのクロックおよびデータの転送における全ての電力消費を低減することができ、さらに第１のラッチ手段と第２のラッチ手段におけるデータ取り込みが安定して行なえる。

本発明の画像表示装置は、複数の画像表示素子が形成された表示パネルと、前記表示パネル上の前記画像表示素子を駆動するための複数の表示素子駆動装置と、前記複数の表示素子駆動装置の動作を制御するための制御回路とを備え、前記複数の表示素子駆動装置のうちの少なくとも一部が、第１〜第３の表示素子駆動装置であることを特徴とする。

このように構成すれば、画像を見ているものにちらつきなどの不快さを与えない安定して表示する画像表示装置を提供できる。

また、本発明の画像表示装置において、前記表示パネルと前記複数の表示素子駆動装置と前記制御回路が同一の基板上に一体に形成されていても良い。

このように構成すれば、画像表示装置のコスト削減や画像表示装置の面積の縮小化が行なえる。

本発明の表示素子駆動装置によれば、低振幅振動の差動信号をクロックとして入力して動作する表示素子駆動装置において、差動信号が入力されるコンパレータの出力におけるハイ区間とロー区間のデューティ比がずれたとしても、ラッチ手段のクロックにおけるデューティ比のずれを同程度にすることが可能となり、データ取り込みが安定して行なえる。

本発明を実施するための最良の形態について、以下に図面を用いて説明する。

（実施の形態１）
図１は、本発明の第１の実施の形態の表示素子駆動装置１０の回路構成図である。

図１に示すように、本発明の表示素子駆動装置１０には、差動信号であるＣＬＫＰ１及びＣＬＫＮ１が入力されるコンパレータＡ１とＡ２が設けられており、コンパレータＡ１、Ａ２は正相入力端子と負相入力端子を持ち、低振幅の差動信号であるＣＬＫＰ１及びＣＬＫＮ１がコンパレータＡ１とＡ２にそれぞれ逆の位相を有する関係で接続されており、コンパレータＡ１とＡ２から出力される信号Ｎ１、Ｎ２はそれぞれ、分周用フリップフロップＦ１とＦ２のクロックＣＰに入力されている。従って、分周用フリップフロップＦ１とＦ２は、入力されるクロック信号Ｎ１とＮ２の周波数を半分に分周した信号をそれぞれ出力する。

ここで、コンパレータＡ１及びコンパレータＡ２に入力される低振幅の差動信号ＣＬＫＰ１及びＣＬＫＮ１について簡単に説明する。差動信号ＣＬＫＰ１及びＣＬＫＮ１は、基準電圧に対して一定の振幅を有する信号として入力される。好ましい実施の形態としては、基準電圧が０．５Ｖ〜１．５Ｖであり、差動信号ＣＬＫＰ１及びＣＬＫＮ１の振幅は±３５ｍＶ〜±１００ｍＶである。一方、表示素子駆動装置１０内で用いられる電源電圧は２．０Ｖ〜３．６Ｖであり、電源電圧に対する差動信号ＣＬＫＰ１及びＣＬＫＮ１の振幅が小さいため、低振幅信号と称される。このような低振幅信号を用いることのメリットは、例えば、信号の伝送における電力消費を少なくすることがあげられる。

以下では、図１に示された構成を基にその動作を説明する。

まず、差動信号であるＣＬＫＰ１及びＣＬＫＮ１が入力されるクロック用のコンパレータＡ１とＡ２が設けられており、これらのコンパレータは正相入力端子と負相入力端子を持ち、差動信号であるＣＬＫＰ１及びＣＬＫＮ１がコンパレータＡ１とＡ２にそれぞれ逆の位相を有する関係で接続されており、コンパレータＡ１とＡ２から出力される信号は入力データを取り込む分周用フリップフロップＦ１とＦ２のクロック信号Ｎ１とＮ２としてそれぞれ入力され、分周用フリップフロップＦ１とＦ２は、クロック信号Ｎ１とＮ２の立ち上がり又は立ち下がりのタイミングに同期してクロック信号Ｎ１とＮ２を分周する。

さらに、分周用フリップフロップＦ１とＦ２の出力信号は、データ取り込み用フリップフロップＦ３とＦ４のクロック信号として入力され、データ取り込み用フリップフロップＦ３とＦ４に入力される入力データ信号ＤＡＴＡ１は、クロックとのタイミング調整用のＤＥＬＡＹ回路Ｌ１を介して、データ取り込み用フリップフロップＦ３とＦ４の入力データ信号Ｄ１として入力され、分周用フリップフロップＦ１とＦ２の出力信号に同期して、それぞれ取り込まれるように構成されている。

ここで、図１の表示素子駆動装置１０における各信号の動作を図５のタイミングチャートを用いて説明する。

コンパレータＡ１の出力信号Ｎ１の立ち上がりと立ち下がりはそれぞれ、コンパレータＡ１の正相入力信号ＣＬＫＰ１の立ち上がりと立ち下がりから遅延時間Ｔ１と遅延時間Ｔ２だけ遅れて出力されていて、コンパレータＡ２の出力信号Ｎ２の立ち下がりと立ち上がりはそれぞれ、コンパレータＡ２の正相入力信号であるＣＬＫＮ１と逆相のＣＬＫＰ１の立ち下がりと立ち上がりから遅延時間Ｔ３と遅延時間Ｔ４だけ遅れて出力されている。

コンパレータＡ１とコンパレータＡ２が同じ回路構成である場合、遅延時間Ｔ１と遅延時間Ｔ４、遅延時間Ｔ２と遅延時間Ｔ３はほぼ同じ程度の遅延時間になると考えられる。さらに、周波数、電源電圧、プロセス、温度といった条件によりコンパレータの出力信号のハイ区間とロー区間のデューティ比がずれたとしても、コンパレータＡ１とＡ２が同じ回路構成である場合は、同様にハイ区間とロー区間のデューティ比がずれると考えられる。

また、コンパレータＡ１の出力信号Ｎ１の立ち上がりのタイミングでデータを取り込む分周用フリップフロップＦ１と、コンパレータＡ２の出力信号Ｎ２の立ち上がりのタイミングでデータを取り込む分周用フリップフロップＦ２の出力信号の立ち上がりの合計遅延時間は、分周用フリップフロップＦ１とＦ２自体の遅延時間を遅延時間Ｔ５と遅延時間Ｔ６とするとそれぞれ、合計遅延時間ＴＳ１＝（遅延時間Ｔ１＋遅延時間Ｔ５）と合計遅延時間ＴＳ２＝（遅延時間Ｔ４＋遅延時間Ｔ６）となり、分周用フリップフロップＦ１とＦ２の回路構成が同じであれば、遅延時間Ｔ５と遅延時間Ｔ６はほぼ同じ程度になり、さらに遅延時間Ｔ１と遅延時間Ｔ４はほぼ同じ程度の遅延時間となるので、合計遅延時間ＴＳ１と合計遅延時間ＴＳ２もほぼ同程度になると考えられる。

また、ＣＬＫＰ１の立ち上がりと立ち下がりのタイミングに対するデータ取り込み用フリップフロップＦ３とＦ４の入力データ信号であるＤＡＴＡ１のハイレベルのＳＥＴＵＰとＨＯＬＤ時間をそれぞれ、ＳＥＴＵＰ時間Ｓ１とＨＯＬＤ時間Ｈ１とし、ＤＥＬＡＹ回路Ｌ１を介したデータ信号Ｄ１の立ち上がりと立ち下がりの遅延時間をそれぞれ、遅延時間Ｔ７と遅延時間Ｔ８とした場合、データ取り込み用フリップフロップＦ３までに到達するデータ信号であるＤ１の立ち上がりの遅延時間である遅延時間Ｔ７に対して、データ取り込み用フリップフロップＦ３までに到達するクロック信号の立ち上がりの遅延時間である合計遅延時間ＴＳ１は同じ程度となるかまたは遅い遅延時間を有するため、データ取り込み用フリップフロップＦ３はハイレベルのデータを取り込むことが可能であり、またデータ取り込み用フリップフロップＦ４までに到達するデータ信号であるＤ１の立ち下がりの遅延時間である遅延時間Ｔ８に対して、データ取り込み用フリップフロップＦ４までに到達するクロック信号の立ち上がりの遅延時間である合計遅延時間ＴＳ２は同じくらい又は遅い遅延時間であるため、データ取り込み用フリップフロップＦ４もハイレベルのデータを取り込むことが可能となり、従来の表示素子駆動装置１００における課題は解決される。

尚、図１には、分周用フリップフロップＦ１からデータ取り込み用フリップフロップＦ３及び分周用フリップフロップＦ２からデータ取り込み用フリップフロップＦ４はそれぞれ１対１の関係で接続されている構成を示したが、この構成に限られるものではない。例えば、分周用フリップフロップＦ１、Ｆ２の出力を表示素子駆動装置１０内部で使用する基準クロック信号として、データ取り込み用フリップフロップＦ３、Ｆ４を含む複数の論理回路において使用するものであっても良い。

尚、図１の表示素子駆動装置１０の構成において、差動信号であるＣＬＫＰ１及びＣＬＫＮ１がそれぞれ逆の関係で接続される２個のコンパレータを複数備えている構成としても良い。さらに各コンパレータの出力信号は、複数の分周用フリップフロップのクロック信号として入力される構成としても良い。また、複数のコンパレータに各々入力される差動信号は、共通のＣＬＫＰ１とＣＬＫＮ１が入力されるとしているが、差動信号が逆の関係で接続されるコンパレータに対して、それぞれ異なる差動信号が入力されている構成としても良い。以上の変形された実施例の構成については、以降の各実施の形態についても同様に適用が可能である。

（実施の形態２）
図２は、本発明の第２の実施の形態の表示素子駆動装置２０の回路構成図である。

図２に示された表示素子駆動装置２０の構成が、図１に示された表示素子駆動装置１０の構成と異なるのは、低振幅の差動信号であるＤＡＴＡ１Ｐ及びＤＡＴＡ１Ｎが入力されるデータ用のコンパレータＡ３が設けられており、コンパレータＡ３の出力をクロックとのタイミング調整用のＤＥＬＡＹ回路Ｌ１を介して、データ取り込み用フリップフロップＦ３とＦ４の入力データ信号Ｄ１として入力している点である。このように構成すれば、データ信号ＤＡＴＡ１Ｐ及びＤＡＴＡ１Ｎについても、クロック信号ＣＬＫＰ１及びＣＬＫＮ１と同様に低振幅信号とすることで、データ信号の伝送における電力消費についても低減することが可能である。

図２に関して、データ取り込み用フロップフロップＦ３とＦ４の出力Ｑ３とＱ４がハイデータをミスなく出力できることを、図６のタイミングチャートを用いて説明する。

コンパレータＡ１とコンパレータＡ２が同じ回路構成である場合、遅延時間Ｔ１と遅延時間Ｔ４、遅延時間Ｔ２と遅延時間Ｔ３はほぼ同じ遅延時間となると考えられ、さらに周波数、電源電圧、プロセス、温度といった条件によりコンパレータの出力信号のハイ区間とロー区間のデューティ比がずれたとしても、コンパレータＡ１とＡ２は同じ回路構成であることから同程度にデューティ比がずれると考えられる。

また、コンパレータＡ１の出力信号Ｎ１の立ち上がりのタイミングでデータを取り込む分周用フリップフロップＦ１と、コンパレータＡ２の出力信号Ｎ２の立ち上がりのタイミングでデータを取り込む分周用フリップフロップＦ２の出力信号の立ち上がりの合計遅延時間は、分周用フリップフロップＦ１とＦ２自体の遅延時間を遅延時間Ｔ５と遅延時間Ｔ６とするとそれぞれ、合計遅延時間ＴＳ１＝（遅延時間Ｔ１＋遅延時間Ｔ５）と合計遅延時間ＴＳ２＝（遅延時間Ｔ４＋遅延時間Ｔ６）となり、分周用フリップフロップＦ１とＦ２の回路構成が同じであれば、遅延時間Ｔ５と遅延時間Ｔ６はほぼ同じになり、さらに遅延時間Ｔ１と遅延時間Ｔ４はほぼ同じ遅延時間なので、合計遅延時間ＴＳ１と合計遅延時間ＴＳ２もほぼ同じになると考えられる。

また、ＣＬＫＰ１の立ち上がりと立ち下がりのタイミングに対するデータ取り込み用フリップフロップＦ３とＦ４の入力データ信号元であるＤＡＴＡ１ＰのハイレベルのＳＥＴＵＰとＨＯＬＤ時間をそれぞれ、ＳＥＴＵＰ時間Ｓ１とＨＯＬＤ時間Ｈ１とすると、ＤＥＬＡＹ回路Ｌ１を介したデータ信号Ｄ１の立ち上がりと立ち下がりの遅延時間をそれぞれ、遅延時間Ｔ７と遅延時間Ｔ８とした場合、データ取り込み用フリップフロップＦ３までに到達するデータ信号であるＤ１の立ち上がりの遅延時間である遅延時間Ｔ７に対して、データ取り込み用フリップフロップＦ３までに到達するクロック信号の立ち上がりの遅延時間である合計遅延時間ＴＳ１は同じ程度であるかまたは遅い遅延時間を有するため、データ取り込み用フリップフロップＦ３はハイレベルのデータを取り込むことが可能である。

また、データ取り込み用フリップフロップＦ４までに到達するデータ信号であるＤ１の立ち下がりの遅延時間である遅延時間Ｔ８に対して、データ取り込み用フリップフロップＦ４までに到達するクロック信号の立ち上がりの遅延時間である合計遅延時間ＴＳ２は同じ程度であるかまたは遅い遅延時間を有するため、データ取り込み用フリップフロップＦ４はハイレベルのデータを取り込むことが可能となり、従来の表示素子駆動装置１００における課題を解決している。

以上の構成において、入力データ取り込み用フリップフロップＦ３及びＦ４のデータ信号は、データ入力用のコンパレータＡ３から共通に入力されているが、複数のデータ取り込み用フリップフロップに対応して、データ入力用のコンパレータを複数設けて、異なるデータ入力用のコンパレータからデータ取り込み用フリップフロップに入力データを入力するものとしても良い。

（実施の形態３）
図３は、本発明の第３の実施の形態の表示素子駆動装置３０の回路構成図である。

図３に示された表示素子駆動装置３０の構成が、図１に示された表示素子駆動装置１０の構成と異なるのは、差動信号であるＤＡＴＡ１Ｐ及びＤＡＴＡ１Ｎが入力されるデータ用のコンパレータＡ３およびＡ４が設けられており、コンパレータＡ３の出力をクロックとのタイミング調整用のＤＥＬＡＹ回路Ｌ１を介して、データ取り込み用フリップフロップＦ３に入力データ信号Ｄ１として入力し、コンパレータＡ４の出力をクロックとのタイミング調整用のＤＥＬＡＹ回路Ｌ２を介して、データ取り込み用フリップフロップＦ４に入力データ信号Ｄ２として入力している点である。また、コンパレータＡ３およびＡ４に入力されている差動信号ＤＡＴＡ１Ｐ及びＤＡＴＡ１Ｎは、それぞれ極性が逆に入力されている。このように構成すれば、データ信号ＤＡＴＡ１Ｐ及びＤＡＴＡ１Ｎの伝送における消費電力をさらに低減することが可能である。さらに、データ入力用のコンパレータＡ３の出力Ｄ１のデューティ比が大きくずれたとしても、データ取り込み用フリップフロップＦ３とＦ４に到達するデータ信号Ｄ１とＤ２の立ち上がりまたは立ち下がりの遅延時間はほぼ同じになると考えられることから、さらにデータ取り込み用フリップフロップＦ３およびＦ４におけるデータの取り込みが容易になることがあげられる。

図３の表示素子駆動装置３０において、データ取り込み用フロップフロップＦ３とＦ４の出力信号Ｑ３とＮＱ４がハイデータをミスなく取り込めることを、図７のタイミングチャートを用いて説明する。

コンパレータＡ１とコンパレータＡ２が同じ回路構成である場合、遅延時間Ｔ１と遅延時間Ｔ４、遅延時間Ｔ２と遅延時間Ｔ３はほぼ同じ遅延時間となると考えられ、さらに周波数、電源電圧、プロセス、温度といった条件によりコンパレータの出力信号のハイ区間とロー区間のデューティ比がずれたとしても、データ用のコンパレータＡ１とＡ２は同じ回路構成であることから同程度にデューティ比がずれると考えられる。

これは、コンパレータＡ３とＡ４に関しても同様のことであり、コンパレータＡ３とＡ４が同じ構成であれば、遅延時間Ｔ７と遅延時間Ｔ１０、遅延時間Ｔ８と遅延時間Ｔ９はほぼ同じ遅延時間となると考えられる。

また、コンパレータＡ１の出力信号Ｎ１の立ち上がりのタイミングでデータを取り込む分周用フリップフロップＦ１と、コンパレータＡ２の出力信号Ｎ２の立ち上がりのタイミングでデータを取り込む分周用フリップフロップＦ２の出力信号の立ち上がりの合計遅延時間は、分周用フリップフロップＦ１とＦ２自体の遅延時間を遅延時間Ｔ５と遅延時間Ｔ６とするとそれぞれ、合計遅延時間ＴＳ１＝（遅延時間Ｔ１＋遅延時間Ｔ５）と合計遅延時間ＴＳ２＝（遅延時間Ｔ４＋遅延時間Ｔ６）となり、分周用フリップフロップＦ１とＦ２の回路構成が同じであれば、遅延時間Ｔ５と遅延時間Ｔ６はほぼ同じになり、さらに遅延時間Ｔ１と遅延時間Ｔ４はほぼ同じ遅延時間なので、合計遅延時間ＴＳ１と合計遅延時間ＴＳ２もほぼ同じになると考えられる。またＣＬＫＰ１の立ち上がりと立ち下がりのタイミングに対するデータ取り込み用フリップフロップＦ３とＦ４の入力データ信号元であるＤＡＴＡ１ＰのハイレベルのＳＥＴＵＰとＨＯＬＤ時間をそれぞれ、ＳＥＴＵＰ時間Ｓ１とＨＯＬＤ時間Ｈ１とし、ＤＥＬＡＹ回路Ｌ１と通ったデータ信号Ｄ１の立ち上がりと、ＤＥＬＡＹ回路Ｌ２と通ったデータ信号Ｄ２の立ち上がりの遅延時間をそれぞれ、遅延時間Ｔ７と遅延時間Ｔ１０とした場合、データ取り込み用フリップフロップＦ３までに到達するデータ信号であるＤ１の立ち上がりの遅延時間である遅延時間Ｔ７に対して、データ取り込み用フリップフロップＦ３までに到達するクロック信号の立ち上がりの遅延時間である合計遅延時間ＴＳ１は同じ程度であるかまたは遅い遅延時間を有するため、データ取り込み用フリップフロップＦ３はハイレベルのデータを取り込むことが可能である。

また、データ取り込み用フリップフロップＦ４までに到達するデータ信号であるＤ２の立ち上がりの遅延時間である遅延時間Ｔ１０に対して、データ取り込み用フリップフロップＦ４までに到達するクロック信号の立ち上がりの遅延時間である合計遅延時間ＴＳ２は同じ程度であるかまたは遅い遅延時間を有するため、データ取り込み用フリップフロップＦ４はローレベルのデータを取り込むことが可能となり、従来の表示素子駆動装置１００における課題を解決している。

以上の構成において、実施の形態２と同様に、入力データ取り込み用フリップフロップＦ３及びＦ４のデータ信号は、データ入力用のコンパレータＡ３から共通に入力されているが、複数のデータ取り込み用フリップフロップに対応して、データ入力用のコンパレータを複数設けて、異なるデータ入力用のコンパレータからデータ取り込み用フリップフロップに入力するものとしても良い。

尚、複数の画像表示素子を駆動するための表示素子駆動装置を複数備えた画像表示装置において、上記の各実施の形態で説明した表示素子駆動装置を適用して、１つの画像表示装置として提供する形態も考えられる。

図８は、第１〜第３の実施の形態に示された表示素子駆動装置を複数含む画像表示装置８０の回路構成図である。図８に示すように、画像表示装置８０には、複数の画像表示素子（図示せず）が構成された液晶表示パネルＰ１と、表示データを出力するための階調電圧を供給する複数の表示素子駆動装置（一般的には、ソースドライバと称される）Ｔ１、Ｔ２、・・・、Ｔｎと、液晶表示パネルＰ１の横方向を走査する信号を出力するための複数の表示素子駆動装置Ｒ１、・・・、Ｒｍ（一般的には、ゲートドライバと称される）と、複数の表示素子駆動装置Ｔ１、Ｔ２、・・・、Ｔｎと複数の表示素子駆動装置Ｒ１、・・・、Ｒｍを制御するための信号を出力するための制御回路Ｃ１を備えている（但し、ｎ、ｍは２以上の正の整数）。

ここで、表示素子駆動装置Ｔ１、Ｔ２、・・・、Ｔｎには、上記の実施の形態として述べた表示素子駆動装置の１つの形態が設けられた構成になっている。また、この表示素子駆動装置Ｔ１、Ｔ２、・・・、Ｔｎは主に、入力インターフェイス回路、シフトレジスタ回路、データラッチ回路、Ｄ／Ａコンバータ回路、表示パネル駆動信号出力回路などが備えられた構成になっている。

図８のように構成された場合、表示素子駆動装置Ｔ１、Ｔ２、・・・、Ｔｎと表示素子駆動装置Ｒ１、・・・、ＲｍとコントローラＣ１は、液晶表示パネルＰ１とは区別された構成になっているが、液晶表示パネルＰ１と一体化して画像表示装置８０として構成することも考えられる。このように構成すれば、表示素子駆動装置Ｔ１、Ｔ２、・・・、Ｔｎと表示素子駆動装置Ｒ１、・・・、Ｒｍや、制御回路Ｃ１を組み込むスペースや材料費が削減することが可能となり、コスト削減や表示パネルの縮小化にも繋がるといった効果が見込める。

さらに、上記では液晶表示パネルＰ１を用いた構成を示しているが、表示パネルとして、液晶表示パネルのほかに、プラズマディスプレイパネル（ＰＤＰ）、有機ＥＬや無機ＥＬパネルなどのあらゆる表示パネルが適用可能である。

本発明の表示素子駆動装置によれば、差動信号が入力されるコンパレータの出力におけるハイ区間とロー区間のデューティ比がずれたとしても、ラッチ手段におけるデータ取り込みが安定して行なうことが可能であり、液晶表示装置などの画像表示装置を高速に駆動するための表示素子駆動装置において特に有用である。

本発明の第１の実施形態の表示素子駆動装置における回路構成図本発明の第２の実施形態の表示素子駆動装置における回路構成図本発明の第３の実施形態の表示素子駆動装置における回路構成図従来の表示素子駆動装置におけるタイミングチャート本発明の第１の実施の形態の表示素子駆動装置におけるタイミングチャート本発明の第２の実施の形態の表示素子駆動装置におけるタイミングチャート本発明の第３の実施の形態の表示素子駆動装置におけるタイミングチャート本発明の画像表示装置における回路構成図従来の表示素子駆動装置の回路構成図

符号の説明

１０、２０、３０、１００表示素子駆動装置
８０画像表示装置
ＣＬＫＰ１コンパレータの正相入力信号
ＣＬＫＮ１コンパレータの負相入力信号
ＤＡＴＡ１Ｐコンパレータの正相入力信号
ＤＡＴＡ１Ｎコンパレータの負相入力信号
Ａ１、Ａ２、Ａ３、Ａ４コンパレータ
Ｆ１、Ｆ２分周用フリップフロップ
Ｆ３、Ｆ４データ取り込み用フリップフロップ
Ｌ１、Ｌ２ＤＥＬＡＹ回路
Ｃ１制御回路
Ｒ１、Ｒｍ表示素子駆動装置（ゲートドライバ）
Ｔ１、Ｔ２、Ｔｎ表示素子駆動装置（ソースドライバ）
Ｐ１表示パネル

Claims

差動信号である第１のクロックおよび第２のクロックをコンパレータに入力し、前記コンパレータの出力を分周したクロックを用いて動作する表示素子駆動装置であって、
前記第１のクロックが正相入力端子に入力され、前記第２のクロックが負相入力端子に入力された第１のコンパレータと、
前記第２のクロックが正相入力端子に入力され、前記第１のクロックが負相入力端子に入力された第２のコンパレータと、
前記第１のコンパレータの出力に応じて前記第１のコンパレータの出力を分周する第１の分周手段と、
前記第２のコンパレータの出力に応じて前記第２のコンパレータの出力を分周する第２の分周手段と、
前記第１の分周手段の出力に応じて入力データを取り込む第１のラッチ手段と、
前記第２の分周手段の出力に応じて入力データを取り込む第２のラッチ手段と、
第１の入力データ信号が正相入力端子に入力され、前記第１の入力データ信号の差動信号である第２の入力データ信号が負相入力端子に入力された第３のコンパレータと、
前記第２の入力データ信号が正相入力端子に入力され、前記第１の入力データ信号が負相入力端子に入力された第４のコンパレータとを備え、
前記第１のラッチ手段に取り込まれる入力データが、前記第３のコンパレータの出力信号を第１の遅延手段により遅延させた出力であり、前記第２のラッチ手段に取り込まれる入力データが、前記第４のコンパレータの出力信号を前記第１の遅延手段と異なる第２の遅延手段により遅延させた出力であることを特徴とする
表示素子駆動装置。
前記第１のコンパレータ、前記第２のコンパレータ、前記第３のコンパレータと前記第４のコンパレータは同じ回路構成であることを特徴とする
請求項１に記載の表示素子駆動装置。
前記第１のクロック、前記第２のクロック、前記第１の入力データおよび前記第２の入力データの振幅は、前記表示素子駆動装置の電源電位と接地電位の電位差と比較して低振幅であることを特徴とする
請求項１又は２に記載の表示素子駆動装置。
複数の画像表示素子が形成された表示パネルと、
前記表示パネル上の前記画像表示素子を駆動するための複数の表示素子駆動装置と、
前記複数の表示素子駆動装置の動作を制御するための制御回路とを備え、
前記複数の表示素子駆動装置のうちの少なくとも一部が、請求項１〜３のいずれか１項に記載の表示素子駆動装置であることを特徴とする画像表示装置。
前記表示パネルと前記複数の表示素子駆動装置と前記制御回路が同一の基板上に一体に形成されていることを特徴とする
請求項４に記載の画像表示装置。