CN114428753A - 显示数据传输装置和显示数据传输方法 - Google Patents

Abstract

本公开提供了一种显示数据传输装置和显示数据传输方法。该显示数据传输装置包括：微控制器的通用输入输出端口，其包括用于输出显示数据的数据信号引脚和用于输出写入触发信号的写入触发信号引脚；以及单稳态延时脉冲发生单元，连接至所述写入触发信号引脚，用于响应于所述写入触发信号的上升沿和下降沿生成单稳态延时脉冲信号，其中，所述单稳态延时脉冲信号相对于所述写入触发信号的上升沿或下降沿延迟预定时间，并且所述单稳态延时脉冲信号形成用于将所述显示数据锁存到与所述显示数据传输装置连接的显示器的写入控制信号。

Description

显示数据传输装置和显示数据传输方法

技术领域

本公开涉及显示数据传输装置和显示数据传输方法，更具体地，涉及一种基于通用输入输出(General-purpose input/output，GPIO)端口实现显示数据的快速传输的装置和方法。

背景技术

在工业控制领域，显示器是工业控制人机界面产品中的最主要的设备，为了提高用户对人机界面产品的使用体验，越来越多的工业控制人机界面产品趋向于采用色彩丰富、图像细腻、视角宽阔的显示器，如彩色高分辨率薄膜晶体管(Thin Film Transistor，TFT)液晶显示器。而显示器的分辨率的提高和像素色彩的丰富化导致必须向显示器提供更大的数据传输容量和更高的数据传输效率，以保证显示器的正常显示。例如，驱动一个128×64点阵的单色显示器，传输一幅画面只需要传输1K字节的数据，如果使用1MHz时钟的串行数据传输方式来传输，则传输一幅画面只需要8毫秒。然而，驱动一个320×240点阵的24位RGB的彩色TFT显示器，传输一幅画面就需要传输225K字节的数据，如果也使用1MHz时钟的串行数据传输方式来传输，则传输一幅画面需要1.8秒，用户显然无法接受这样低的传输效率。所以显示数据传输性能的提高给显示数据传输产品的设计带来了挑战。

发明内容

鉴于以上情况，本公开实施例的目的在于提供一种能够实现显示数据高效传输的显示数据传输装置和显示数据传输方法。尤其是基于通用输入输出GPIO端口进行硬件设计，以实现显示数据传输装置与显示器之间的显示数据高效率传输。

本公开的一方面提供了一种显示数据传输装置。该显示数据传输装置包括：微控制器的通用输入输出端口，其包括用于输出显示数据的数据信号引脚和用于输出写入触发信号的写入触发信号引脚；以及单稳态延时脉冲发生单元，连接至所述写入触发信号引脚，用于响应于所述写入触发信号的上升沿和下降沿生成单稳态延时脉冲信号，其中，所述单稳态延时脉冲信号相对于所述写入触发信号的上升沿或下降沿延迟预定时间，并且所述单稳态延时脉冲信号形成用于将所述显示数据锁存到与所述显示数据传输装置连接的显示器的写入控制信号。

可选地，所述单稳态延时脉冲发生单元包括第一单稳态延时脉冲发生电路、第二单稳态延时脉冲发生电路以及或门电路；所述第一单稳态延时脉冲发生电路响应于所述写入触发信号的上升沿生成输出至所述或门电路的第一输入端的单稳态延时脉冲信号；所述第二单稳态延时脉冲发生电路响应于所述写入触发信号的下降沿生成输出至所述或门电路的第二输入端的单稳态延时脉冲信号；所述或门电路将所述第一输入端的单稳态延时脉冲信号和所述第二输入端的单稳态延时脉冲信号进行或运算以生成所述写入控制信号。

可选地，所述单稳态延时脉冲发生单元包括第一定时器模块、第一延时电路、第二定时器模块、第二延时电路以及或门电路，并且所述第一定时器模块、第二定时器模块和所述通用输入输出端口位于同一所述微控制器中；所述第一定时器模块响应于所述写入触发信号的上升沿生成第一单稳态脉冲信号；所述第一延时电路连接至所述第一定时器模块，并将所述第一单稳态脉冲信号延迟所述预定时间以生成输出至所述或门电路的第一输入端的单稳态延时脉冲信号；所述第二定时器模块响应于所述写入触发信号的下降沿生成第二单稳态脉冲信号；所述第二延时电路连接至所述第二定时器模块，并将所述第二单稳态脉冲信号延迟所述预定时间以生成输出至所述或门电路的第二输入端的单稳态延时脉冲信号；所述或门电路将所述第一输入端的单稳态延时脉冲信号和所述第二输入端的单稳态延时脉冲信号进行或运算以生成所述写入控制信号。

可选地，所述预定时间大于或等于所述显示数据的上升沿时间。

可选地，所述显示数据传输装置还包括数据存储模块，所述数据存储模块中定义有显示数据存储区，所述显示数据存储区存储一个或多个数据单元，每一个数据单元包括所述微控制器通过一次指令完成读写的所述显示数据和所述写入触发信号，并且每一个数据单元的位与所述数据信号引脚和所述写入触发信号引脚一一对应，其中与所述写入触发信号引脚对应的位的值按照所述一个或多个数据单元的传输顺序交替地为0或1。

可选地，所述显示数据传输装置还包括中央处理器单元，所述中央处理器单元位于所述微控制器中，并且所述中央处理器单元以读取指令的方式将所述数据单元从所述数据存储模块读出再以写入指令的方式将所述数据单元写入所述通用输入输出端口。

可选地，所述显示数据传输装置还包括直接存储器访问模块，所述直接存储器访问模块位于所述微控制器中，并且所述直接存储器访问模块将所述数据单元直接从所述数据存储模块传输至所述通用输入输出端口。

可选地，所述通用输入输出端口还包括用于输出用于控制所述显示数据的传输的控制信号的控制信号引脚，并且所述每一个数据单元包括所述微控制器通过一次指令完成读写的所述显示数据、所述写入触发信号和所述控制信号，并且每一个数据单元的位与所述数据信号引脚、所述写入触发信号引脚和所述控制信号引脚一一对应。

本公开的一方面提供了一种显示数据传输方法。该显示数据传输方法包括：由微控制器中的通用输入输出端口输出显示数据和写入触发信号；以及响应于所述写入触发信号的上升沿和下降沿生成单稳态延时脉冲信号且所述单稳态延时脉冲信号形成用于将所述显示数据锁存到显示器的写入控制信号，其中，所述单稳态延时脉冲信号相对于所述写入触发信号的上升沿或下降延迟预定时间。

可选地，其中所述响应于所述写入触发信号的上升沿和下降沿生成单稳态延时脉冲信号且所述单稳态延时脉冲信号形成用于将所述显示数据锁存到显示器的写入控制信号包括：响应于所述写入触发信号的上升沿生成所述单稳态延时脉冲信号中的第一部分单稳态延时脉冲信号；响应于所述写入触发信号的下降沿生成所述单稳态延时脉冲信号中的第二部分单稳态延时脉冲信号；将所述第一部分单稳态延时脉冲信号和所述第二部分单稳态延时脉冲信号进行或运算以形成所述写入控制信号。

可选地，其中所述响应于所述写入触发信号的上升沿和下降沿生成单稳态延时脉冲信号且所述单稳态延时脉冲信号形成用于将所述显示数据锁存到显示器的写入控制信号包括：由第一定时器模块响应于所述写入触发信号的上升沿生成第一单稳态脉冲信号；将所述第一单稳态脉冲信号延迟所述预定时间以生成所述单稳态延时脉冲信号中的第一部分单稳态延时脉冲信号；由第二定时器模块响应于所述写入触发信号的下降沿生成第二单稳态脉冲信号；将所述第二单稳态脉冲信号延迟所述预定时间以生成所述单稳态延时脉冲信号中的第二部分单稳态延时脉冲信号；以及将所述第一部分单稳态延时脉冲信号和所述第二部分单稳态延时脉冲信号进行或运算以形成所述写入控制信号。

可选地，所述预定时间大于或等于所述显示数据的上升沿时间。

可选地，所述显示数据和所述写入触发信号存储于与所述通用输入输出端口位于同一所述微控制器中的数据存储模块中，所述数据存储模块中定义有显示数据存储区，所述显示数据存储区存储一个或多个数据单元，每一个数据单元包括所述微控制器通过一次指令完成读写的所述显示数据和所述写入触发信号，并且每一个数据单元的位与所述通用输入输出端口的用于输出显示数据的数据信号引脚和用于输出写入触发信号的写入触发信号引脚一一对应，其中与所述写入触发信号引脚对应的位的值按照所述一个或多个数据单元的传输顺序交替地为0或1。

可选地，该显示数据传输方法还包括：通过中央处理器单元以读取指令的方式将所述数据单元从所述数据存储模块读出再以写入指令的方式将所述数据单元写入所述通用输入输出端口。

可选地，该显示数据传输方法还包括：通过直接存储器访问方式直接将所述数据单元从所述数据存储模块传输到所述输入输出端口。

可选地，所述通用输入输出端口还输出用于控制所述显示数据的传输的控制信号，并且所述每一个数据单元包括所述微控制器通过一次指令完成读写的所述显示数据、所述写入触发信号和所述控制信号，并且所述每一个数据单元的位与所述通用输入输出端口的用于输出所述显示数据的数据信号引脚、用于输出所述写入触发信号的写入触发信号引脚和用于输出所述控制信号的控制信号引脚一一对应。

附图说明

通过下面结合附图对实施例的描述，本公开的方面、特征和优点将变得更加清楚和容易理解，其中：

图1是示出现有的基于通用输入输出(GPIO)端口执行显示数据传输的微控制器的示意图；

图2是图1的微控制器在执行显示数据传输时的信号时序图；

图3是示出根据本公开实施例的显示数据传输装置的示意图；

图4是图3的显示数据传输装置在执行显示数据传输时的一种实施方式的信号时序图。

图5是示出根据本公开实施例的显示数据传输装置的示意图，其中进一步示出了图3中的单稳态延时脉冲发生单元的第一示例性结构；

图6是图5的显示数据传输装置在执行显示数据传输时的一种实施方式的信号时序图。

图7是示出根据本公开实施例的显示数据传输装置的示意图，其中进一步示出了图3中的单稳态延时脉冲发生单元的第二示例性结构；

图8是图7的显示数据传输装置在执行显示数据传输时的一种实施方式的信号时序图；

图9是示出根据本公开实施例的显示数据传输装置中的数据存储模块中的显示数据存储区的示例性示意图；

图10是示出根据本公开实施例的显示数据传输方法的流程图；

图11是示出根据本公开实施例的显示数据传输方法的流程图，其中进一步示出了图10中的步骤S1020的第一示例性子步骤；以及

图12是示出根据本公开实施例的显示数据传输方法的流程图，其中进一步示出了图10中的步骤S1020的第二示例性子步骤。

具体实施方式

下面将参考本公开的示例性实施例对本公开进行详细描述。然而，本公开不限于这里描述的实施例，其可以以许多不同的形式来实施。所描述的实施例仅用于使本公开彻底和完整，并全面地向本领域技术人员传递本公开的构思。所描述的各个实施例的特征可以互相组合或替换，除非明确排除或根据上下文应当排除。

除非另外定义，否则本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。

当前，工业控制系统基于具有GPIO端口的微控制器进行与显示器之间的显示数据传输，其传输方式因显示器的显示容量和分辨率而不同，总体来说，包括串行数据传输方式和并行数据传输方式。串行数据传输方式是指在微控制器的GPIO端口和显示器的显示器串行接口之间，用一根数据传输线将显示数据按每次一个位地(逐位地)传输，每次传输消耗一个固定时长。串行数据传输方式的传输容量小，一般用于单色显示器和分辨率较低的彩色显示器。并行数据传输方式是指在微控制器的GPIO端口和显示器的显示器并行接口之间，用多根数据传输线(例如，至少8根)将显示数据按每次多个位地传输，每次传输消耗一个固定时长(例如，图2所示的3个GPIO周期)。并行数据传输方式的传输容量大，一般用于分辨率在QVGA-320×240以上的彩色显示器。本公开所讨论的是对并行数据传输方式的改进。

此外，已经存在的诸如RGB接口、LVDS(Low-Voltage Differential Signaling，低电压差分信号)接口、MIPI(Mobile Industry Processor Interface，移动行业处理器接口)等高级接口可以传输更大容量的显示数据，但这些高级接口仅用于高端处理器或专用高分辨率彩色显示器，并且这些高级接口的成本高、传输资源开销大。

图1是示出现有的基于GPIO端口执行显示数据传输的微控制器100的示意图。

参考图1，当前，在工业控制领域，通常使用包含GPIO端口的微控制器100来实现与显示器之间的数据传输。微控制器100又可以称为微控制单元(Micro Controller Unit，MCU)。微控制器100可以包括GPIO端口101、GPIO端口102、GPIO端口103、数据存储模块104、中央处理器单元105以及程序存储模块106等。多个GPIO端口101至103的集合可以称为GPIO模块。

在并行数据传输方式的常规设计中，向显示器传输的显示数据需要在写入控制信号WR的触发下才能被锁存到显示器中，例如，由写入控制信号WR的上升沿来触发锁存。

如图1所示，GPIO端口101包括数据信号引脚，用于向显示器输出显示数据。GPIO端口102包括写入触发信号引脚，用于向显示器输出写入触发信号WRTRG，该写入触发信号WRTRG直接作为写入控制信号WR被直接传输到显示器的显示器并行接口，从GPIO端口101输出的显示数据在写入控制信号WR的触发下(例如，被WR的上升沿触发)被锁存到显示器，进而在显示器面板上显示。GPIO端口103包括控制信号引脚，用于向显示器输出用于控制显示数据的传输的控制信号(诸如数据/命令读写信号RS、读取信号RD、片选信号CS、和/或复位信号RESET等)，这些控制信号可以直接传输到显示器并行接口，用于初始化显示数据传输过程，即为显示数据传输过程的就绪做准备。例如，数据/命令读写信号RS可以指示显示器执行读写命令还是读写数据，当RS处于低电平时，指示显示器读取命令，当RS处于高电平时，指示显示器读写数据；读取信号RD当处于有效电平时可以指示从显示器读取数据；片选信号CS当处于有效电平时可以指示微控制器100被选择而处于工作状态；复位信号RESET当处于有效电平时可以指示微控制器100复位。

数据存储模块104中存储有与上述显示数据、写入触发信号WRTRG以及控制信号对应的数据。GPIO端口101、102、103从数据存储模块104获取这些数据，并且获取这些数据的方式是借助于中央处理器单元105以读取指令的方式将这些数据先从数据存储模块104中读出，再以写入指令的方式将所读出的数据写入GPIO端口101、102、103。

中央处理器单元105执行与微控制器100相关的指令，例如用于从数据存储模块104读出数据的读取指令、用于将数据写入GPIO端口的写入指令以及其他指令。

程序存储模块106具有与用于控制微控制器100的指令对应的程序代码，以实现目标操作。

此外，微控制器100还可以包括定时器、计数器、A/D转换、D/A转换等模块或端口(图1中未示出)。

图1中还示出与微控制器100执行显示数据传输的显示器，其可以包括显示器并行接口、显示器驱动芯片和显示器面板。显示器并行接口与各个GPIO端口连接，以从其接收各种信号和显示数据。

图2是示出图1的微控制器100在执行显示数据传输时的信号时序图。

参考图2，图1的微控制器100完成第一次显示数据传输需要3个GPIO周期：在第一GPIO周期(T1)期间，用于控制显示数据的传输的控制信号(诸如RS、RD、CS和/或RESET等)被传输到显示器并行接口，写入触发信号引脚置于低电平，WRTRG为0，即WR为0；在第二GPIO周期(T2)期间，并行输出一组显示数据，WRTRG仍为0，即WR仍为0；在第三GPIO周期(T3)期间，写入触发信号引脚置于高电平，WRTRG为1，即WR为1，其上升沿触发在第二GPIO周期期间传输的显示数据的锁存，使得该显示数据被锁存到显示器。

从图2中可知，在现有的传输方式中，每3个GPIO周期才能传输一次显示数据，传输效率低下。

本公开提供的显示数据传输装置和显示数据传输方法可以用更少的GPIO周期传输一次显示数据，从而实现更高的传输效率。

图3是示出根据本公开实施例的显示数据传输装置30的示意图。

参考图3，显示数据传输装置30可以包括位于微控制器300的GPIO端口301和单稳态延时脉冲发生单元302。与图1不同的是，用于输出写入触发信号WRTRG的写入触发信号引脚和用于输出显示数据的数据信号引脚被包括在同一个GPIO端口中，即GPIO端口301中。用于输出用于控制显示数据的传输的控制信号(诸如RS、RD、CS和/或RESET等)的控制信号引脚可以与写入触发信号引脚和数据信号引脚位于同一GPIO端口，也可以与写入触发信号引脚和数据信号引脚位于不同的GPIO端口，图3中将其示出为与写入触发信号引脚和数据信号引脚共同位于GPIO端口301中只是一种示例，并不是对本公开的限制。从写入触发信号引脚输出的写入触发信号WRTRG不直接作为写入控制信号WR被直接传输到显示器并行接口，而是被传输到单稳态延时脉冲发生单元302中。

相比于图1所示的使用微控制器100只能达到每3个GPIO周期才能传输一次显示数据的低传输效率，本公开可以具有更高的传输效率，例如，每个GPIO周期均传输一次显示数据(如将在下文描述的图4所示)，这通过单稳态延时脉冲发生单元302来实现。

单稳态延时脉冲发生单元302连接至GPIO端口301的写入触发信号引脚，用于响应于写入触发信号WRTRG的上升沿和下降沿生成单稳态延时脉冲信号，并且所生成的单稳态延时脉冲信号相对于写入触发信号WRTRG的上升沿或下降沿延迟预定时间t。该单稳态延时脉冲信号形成写入控制信号WR。显示数据在写入控制信号WR的触发下被锁存到显示器中，以用于在显示器面板上显示，例如，可以以WR的上升沿触发显示数据的锁存，下文以上升沿触发为例进行说明，但显然也可以以WR的下降沿触发显示数据的锁存。此处的预定时间t与显示数据传输的稳定时间有关，即与显示数据的上升沿时间有关。显示数据的上升沿时间取决于数据信号引脚的硬件设计，属于微控制器300的固有参数，可以从微控制器300的产品手册直接获得。可以设定预定时间t大于或等于该显示数据的上升沿时间，使得写入控制信号WR的上升沿在显示数据的传输稳定之后才出现，从而保证在显示数据在其传输稳定之后才被锁存。此外，为实现在GPIO周期内传输的显示数据在本GPIO周期内被锁存，预定时间t可以被设定为小于一个GPIO周期的时间。

由此，在WRTRG的每个上升沿和下降沿都能产生用于锁存显示数据的写入控制信号WR，而WRTRG在每个GPIO周期交替一次高低电平，使得显示数据可以在每个GPIO周期被锁存，即每个GPIO周期均可以传输显示数据。

可见，根据本公开实施例的显示数据传输装置30利用微控制器300的GPIO端口301实现显示数据传输，显示数据传输装置30将从GPIO端口301的写入触发信号引脚输出的写入触发信号WRTRG作为单稳态延时脉冲发生单元302的触发源，触发单稳态延时脉冲发生单元302产生用于锁存显示数据的写入控制信号WR，并且该写入控制信号WR在每个GPIO周期均能发生，使得可以在每个GPIO周期传输显示数据，由此大大提高了显示数据的传输效率。

虽然在图3中仅示出一个GPIO端口301，但显示数据传输装置30也可以包括位于同一个微控制器300中的多个GPIO端口。在包括多个GPIO端口的情况下，数据信号引脚和写入触发信号引脚位于同一个GPIO端口，而控制信号引脚可以与数据信号引脚和写入触发信号引脚位于相同或不同的GPIO端口。

显示数据传输装置30还可以包括与GPIO端口301位于同一微控制器300的数据存储模块303。数据存储模块303中存储有与上述显示数据和写入触发信号WRTRG对应的数据。GPIO端口301从数据存储模块303获取这些数据。获取这些数据的方式可以包括借助于中央处理器单元304将这些数据先从数据存储模块303中读出，再将所读出的数据写入GPIO端口301的各个引脚。然而这种方式需要中央处理器单元304频繁切换上下文，增加了中央处理器单元304的时间资源开销。为了避免增加中央处理器单元的时间资源开销，可以采取直接存储器访问(Direct Memory Access，DMA)方式将这些数据从数据存储模块303直接传输到GPIO端口301。在现有技术中，如图1所示的微控制器100，其不适合采用DMA方式将显示数据从数据存储模块103直接传输到GPIO端口101。如图2所示，微控制器100在执行显示数据传输时，每3个GPIO周期才能传输一次显示数据，例如在T2和T3期间传输DATA1，在T5和T6期间传输DATA2，如果在这种情况下应用DMA方式，则在T2期间将DATA1从数据存储模块104传输到GPIO端口101，并在T3期间重复将DATA1从数据存储模块104传输到GPIO端口101；在T5期间将DATA2从数据存储模块104传输到GPIO端口101，并在T6期间重复将DATA2从数据存储模块104传输到GPIO端口101，以此类推。换言之，如果在这种情况下应用DMA方式，同样的显示数据要经由DMA方式被传输两次，这会浪费数据存储模块的存储空间，同时也会增加对微控制器300编程以设计其操作指令的复杂度。相比之下，根据本公开实施例的显示数据传输装置30可以用更少的GPIO周期传输一次显示数据，例如，可以每个GPIO周期均传输一次显示数据，在这种情况下，如果采用DMA方式，则每个GPIO周期传输不同的显示数据，相同的显示数据无需被重复地传输两次，不会造成数据存储模块的存储空间的浪费，并且还可以避免采用通过中央处理器单元304以读取指令从数据存储模块303读取数据再以写入指令将数据写入GPIO端口301的方式而造成的大量时间资源开销。数据存储模块303可以以数据单元(如图9所示的第1单元、第2单元、……、第n单元等)的形式存储这些数据，每个数据单元包含显示数据，这将在图9中详细描述。

显示数据传输装置30还可以包括与GPIO端口301位于同一微控制器300的中央处理器单元304。中央处理器单元304执行与微控制器300相关的指令，例如，从数据存储模块303读取数据的读取指令、将数据写入GPIO端口301的写入指令以及其他指令。

在采用DMA方式直接将数据单元从数据存储模块303传输到GPIO端口301的情况下，显示数据传输装置30还可以包括与GPIO端口301位于同一微控制器300中的直接存储器访问(DMA)模块306。DMA模块306可以向中央处理器单元304发送接管总线的请求，当从中央处理器单元304接收允许接管的响应之后，就进入DMA方式，数据单元可以直接从数据存储模块303被传输到GPIO端口301。

显示数据传输装置30还可以包括与GPIO端口301位于同一微控制器300中的程序存储模块305，程序存储模块305具有与用于控制微控制器300的指令对应的程序代码，以实现目标操作。

显示数据传输装置30还可以包括定时器、计数器、A/D转换、D/A转换等模块或端口(图3中未示出)。

图4是图3的显示数据传输装置30在执行显示数据传输时的一种实施方式的信号时序图。

参考图4，图3所示的显示数据传输装置30可以实现每个GPIO周期传输一次显示数据。具体地，在第一GPIO周期(T1)期间，显示数据DATA1被传输，写入触发信号WRTRG置于高电平，WRTRG的上升沿触发单稳态延时脉冲发生单元302产生相对于写入触发信号WRTRG的上升沿延时预定时间t的单稳态延时脉冲，该单稳态延时脉冲作为写入控制信号WR，显示数据DATA1由于WR的上升沿而被锁存到显示器；在第二GPIO周期(T2)期间，显示数据DATA2被传输，写入触发信号WRTRG置于低电平，WRTRG的下降沿触发单稳态延时脉冲发生单元302产生相对于写入触发信号WRTRG的下降沿延时预定时间t的单稳态延时脉冲，该单稳态延时脉冲作为写入控制信号WR，显示数据DATA2由于WR的上升沿而被锁存到显示器；类似地，在第三GPIO周期(T3)期间，显示数据DATA3被锁存到显示器，以此类推，直到所有显示数据都被锁存到显示器。

图5是示出根据本公开实施例的显示数据传输装置30的示意图，其中进一步示出了图3中的单稳态延时脉冲发生单元302的第一示例性结构。

参考图5，在图3的基础上，进一步示出了单稳态延时脉冲发生单元302的第一示例性结构。单稳态延时脉冲发生单元302可以包括第一单稳态延时脉冲发生电路3021、第二单稳态延时脉冲发生电路3022以及或门电路3023。第一单稳态延时脉冲发生电路3021和第二单稳态延时脉冲发生电路3022均连接至GPIO端口301的写入触发信号引脚，并且，第一单稳态延时脉冲发生电路3021响应于写入触发信号WRTRG的上升沿生成输出至或门电路3023的第一输入端in1的单稳态延时脉冲信号Puld1。第二单稳态延时脉冲发生电路3022响应于写入触发信号WRTRG的下降沿生成输出至或门电路3023的第二输入端in2的单稳态延时脉冲信号Puld2。然后，或门电路3023将第一输入端in1的单稳态延时脉冲信号Puld1和第二输入端in2的单稳态延时脉冲信号Puld2进行或运算，以形成写入控制信号WR。写入控制信号WR被传输到显示器的显示器并行接口中，从数据信号引脚传输的显示数据响应于WR的上升沿被锁存到显示器。

第一单稳态延时脉冲发生电路3021、第二单稳态延时脉冲发生电路3022的实现方式可以有多种，例如可以利用单稳态触发器来实现，其中单稳态触发器可以包括由门电路组成的单稳态触发器、中规模集成(medium-scale integration，MSI)单稳态触发器、由555定时器组成的单稳态触发器等，其中单稳态脉冲所延时的预定时间t可以通过RC电路的充放电时间来确定。由于单稳态触发器是本领域熟知的，所以在此省略对其的详细描述。

图6是图5的显示数据传输装置30在执行显示数据传输时的一种实施方式的信号时序图。

参考图6，图5所示的显示数据传输装置30可以实现每个GPIO周期传输一次显示数据。具体地，在第一GPIO周期(T1)期间，显示数据DATA1被传输，写入触发信号WRTRG置于高电平，WRTRG的上升沿触发第一单稳态延时脉冲发生电路3021，使其生成相对于写入触发信号WRTRG的上升沿延时预定时间t的、被输出到或门电路3023的第一输入端in1的单稳态延时脉冲信号Puld1，而第二单稳态延时脉冲发生电路3022不被触发，一直处于低电平。因此，在T1期间，或门电路3023的运算结果等于Puld1，即Puld1作为写入控制信号WR，显示数据DATA1由于WR的上升沿被锁存到显示器。在第二GPIO周期(T2)期间，显示数据DATA2被传输，写入触发信号WRTRG置于低电平，WRTRG的下降沿触发第二单稳态延时脉冲发生电路3022，使其生成相对于写入触发信号WRTRG的下降沿延时预定时间t的、被输出到或门电路3023的第二输入端in2的单稳态延时脉冲信号Puld2，而第一单稳态延时脉冲发生电路3021不被触发，一直处于低电平。因此，在T2期间，或门电路3023的运算结果等于Puld2，即Puld2作为写入控制信号WR，显示数据DATA2由于WR的上升沿被锁存到显示器。类似地，在第三GPIO周期(T3)期间，显示数据DATA3被锁存到显示器，以此类推，直到所有显示数据都被锁存到显示器。

图7是示出根据本公开实施例的显示数据传输装置30的示意图，其中进一步示出了图3中的单稳态脉冲发生单元302的第二示例性结构。

参考图7，在图3的基础上，进一步示出了单稳态延时脉冲发生单元302的第二示例性结构。在一些实例中，微控制器300还可以包括定时器模块，定时器模块的工作模式可以被设定为被触发而产生单稳态脉冲。在该第二示例性结构中，单稳态延时脉冲发生单元302可以包括第一定时器模块3021、第一延时电路3022、第二定时器模块3024、第二延时电路3025以及或门电路3023，其中第一定时器模块3021、第二定时器模块3024可以与GPIO端口301位于同一微控制器300中。第一定时器模块3021、第二定时器模块3024连接至GPIO端口301的写入触发信号引脚。从写入触发信号引脚输出的写入触发信号WRTRG被传输到第一定时器模块3021和第二定时器模块3024，以作为第一定时器模块3021和第二定时器模块3024触发源，触发其产生单稳态脉冲。第一定时器模块3021响应于写入触发信号WRTRG的上升沿生成第一单稳态脉冲信号Pul1；第二定时器模块3024响应于写入触发信号WRTRG的下降沿生成第二单稳态脉冲信号Pul2。第一延时电路3022连接至第一定时器模块3021，并将第一单稳态脉冲信号Pul1延迟预定时间t以生成输出至或门电路3023的第一输入端in1的单稳态延时脉冲信号Puld1。第二延时电路3025连接至第二定时器模块3024，并将第二单稳态脉冲信号Pul2延迟预定时间t以生成输出至或门电路3023的第二输入端in2的单稳态延时脉冲信号Puld2。或门电路3023将第一输入端in1的单稳态延时脉冲信号Puld1和第二输入端in2的单稳态延时脉冲信号Puld2进行或运算，以生成写入控制信号WR。写入控制信号WR被传输到显示器并行接口，从数据信号引脚输出的显示数据响应于WR的上升沿被锁存到显示器。如已经参考图3描述的，此处的预定时间t可以被设定为大于或等于微控制器300的固有参数显示数据的上升沿时间，使得写入控制信号WR的上升沿在显示数据的传输稳定之后才出现，从而保证显示数据在稳定之后才被锁存。

需要说明的是，虽然以上将第一单稳态脉冲信号Pul1被第一延时电路3022延迟的时间和第二单稳态脉冲信号Pul2被第二延时电路3025延迟的时间都描述为预定时间t，但是应该理解，这两者也可以被延迟相同或不同的时间。例如，第一单稳态脉冲信号Pul1被第一延时电路3022延迟预定时间t1，第二单稳态脉冲信号Pul2被第二延时电路3025延迟预定时间t2，t1和t2均满足大于或等于显示数据的上升沿时间。

图8是图7的显示数据传输装置30在执行显示数据传输时的一种实施方式的信号时序图。

参考图8，图7的显示数据传输装置30可以实现每个GPIO周期传输一次显示数据。具体地，在第一GPIO周期(T1)期间，显示数据DATA1被传输，写入触发信号WRTRG置于高电平，WRTRG的上升沿触发第一定时器模块3021，使其生成第一单稳态脉冲信号Pul1，然后第一单稳态脉冲信号Pul1被第一延时电路3022延时预定时间t，生成相对于写入触发信号WRTRG的上升沿延时预定时间t的、被输出到或门电路3023的第一输入端in1的单稳态延时脉冲信号Puld1，而第二定时器模块3024不被触发，一直处于低电平。因此，在T1期间，或门电路3023的运算结果等于Puld1，即Puld1作为写入控制信号WR，显示数据DATA1由于WR的上升沿被锁存到显示器。在第二GPIO周期(T2)期间，显示数据DATA2被传输，写入触发信号WRTRG置于低电平，WRTRG的下降沿触发第二定时器模块3024，使其生成第二单稳态脉冲信号Pul2，然后第二单稳态脉冲信号Pul2被第二延时电路3025延时预定时间t，生成相对于写入触发信号WRTRG的下降沿延时预定时间t的、被输出到或门电路3023的第二输入端in2的单稳态延时脉冲信号Puld2，而第一定时器模块3021不被触发，一直处于低电平。因此，在T2期间，或门电路3023的运算结果等于Puld2，即Puld2作为写入控制信号WR，显示数据DATA2由于WR的上升沿被锁存到显示器。类似地，在第三GPIO周期(T3)，显示数据单元DATA3被锁存到显示器，依次类推，直到所有的显示数据都被锁存到显示器。

作为一种示例，在用于输出用于控制显示数据的传输的控制信号(诸如RS、RD、CS和/或RESET等)的控制信号引脚也位于GPIO端口301的情况下，在图4、图6和图8中示出在各个GPIO周期期间，还包括传输该控制信号。

结合图4、图6和图8，写入控制信号WR可以看作由两部分组成，第一部分由在诸如T1、T3、T5等奇数GPIO周期中生成的相对于写入触发信号WRTRG的上升沿延时预定时间t的单稳态延时脉冲信号Puld1构成，第二部分由在诸如T2、T4、T6等偶数GPIO周期中生成的相对于写入触发信号WRTRG的下降沿延时预定时间t的单稳态延时脉冲信号构成Puld2构成。

由此，根据本公开实施例的显示数据传输装置30可以实现每个GPIO周期传输一次显示数据，这是现有的每3个GPIO周期传输一次显示数据的传输效率的3倍。

需要说明的是，在图4、图6和图8中的信号时序图中，将显示数据传输开始之前的写入触发信号WRTRG示出为低电平，但本公开对此不作限制，应该理解，在显示数据传输过程开始之前，写入触发信号WRTRG也可以为高电平，在这种情况下，第一个GPIO周期期间，写入触发信号WRTRG被置于低电平即可。

此外，关于图4、图6和图8描述的是每个GPIO周期均传输一次显示数据，但根据本发明的原理，也可以涵盖每2个GPIO周期传输一次显示数据的示例，在这种情况下，可以设定写入触发信号WRTRG每2个GPIO周期交替一次高低电平，则写入控制信号WR每2个GPIO周期发生。

图9是示出根据本公开实施例的显示数据传输装置30中的数据存储模块303中的显示数据存储区的示例性示意图。

如前所述，GPIO端口301可以从数据存储模块303中获取与显示数据和写入触发信号WRTRG对应的数据。这些数据被存储在数据存储模块303中定义的显示数据存储区处，该显示数据存储区中存储有一个或多个数据单元，如图9所示的第1单元、第2单元、……、第n单元。每一个数据单元包括微控制器300通过一次指令完成读写的显示数据DATA和写入触发信号WRTRG。每一个数据单元可以是32位、16位等。

图9示例性地示出了16位的数据单元，每一个数据单元具有数据位bit0～bit15。bit0～bit7存储显示数据DATA，并且与GPIO端口301的数据信号引脚一一对应，如图4、图6和图8所示的数据信号(D0,D1,…,D7)。bit8与GPIO端口301的写入触发信号引脚对应，存储与写入触发信号WRTRG对应的数据。如前所述，写入触发信号WRTRG可以按照GPIO周期交替地出现上升沿和下降沿，所以bit8的值按照数据单元的传输顺序交替地为0和1。bit9～bit15可以被灵活配置，例如，可以用来传输控制信号。例如，当用于输出用于控制显示数据的传输的控制信号的控制信号引脚与写入触发信号引脚和数据信号引脚位于同一GPIO端口301时，bit9～bit15可以与该控制信号引脚一一对应，以存储与该控制信号对应的数据。

显示数据存储区中的每个数据单元(第1单元、第2单元、……、第n单元)即为显示器传输装置30中的微控制器300通过一次指令完成读写的数据，每个数据单元的显示数据(DATA1、DATA2、……、DATAn)可以按照数据单元的传输顺序依次被传输并被锁存到显示器。显示数据存储区适于使用DMA方式进行数据传输，如图3、图5和图7中的DMA模块306通过一次指令将一个数据单元从数据存储模块303传输到GPIO端口301，该数据单元的bit0～bit8与GPIO端口301的数据信号引脚和写入触发信号引脚分别一一对应。

由此，根据本公开实施例提供的显示数据传输装置30除了可以提高显示数据的传输效率以外，还适于采用DMA方式将数据单元从数据存储模块303中直接传输到GPIO端口301，从而避免了通过使用中央处理器单元304频繁切换上下文进行读写操作而造成的大量时间资源开销。

需要说明的是，图9所示的显示数据存储区中的各个数据位的分布仅仅是为了举例说明，而不是对本公开的限制。在实践中，各个数据位的定义可以根据具体需求而改变。

图10是示出根据本公开实施例的显示数据传输方法1000的流程图。

根据本公开实施例的显示数据传输方法1000可以由如图3、图5和图7所示的显示数据传输装置30来实施。

如图10所示，该显示数据传输方法1000可以包括步骤S1010和S1020。在步骤S1010，由微控制器中的GPIO端口(例如，图3、图5和图7中的GPIO端口301)输出显示数据、写入触发信号WRTRG。显示数据直接输出到显示器，写入触发信号WRTRG不直接输出到显示器，而作为用于产生写入控制信号WR的触发源。根据写入触发信号WRTRG生成写入控制信号WR的过程通过步骤S1020来实现。

作为一种示例，在用于输出用于控制显示数据的传输的控制信号(诸如RS、RD、CS和/或RESET等)的控制信号引脚与输出上述显示数据的数据信号引脚和上述写入触发信号WRTRG的写入触发信号引脚位于同一GPIO端口的情况下，在步骤S1010中，还包括传输该控制信号。

在步骤S1020，响应于写入触发信号WRTRG的上升沿和下降沿生成单稳态延时脉冲信号且该单稳态延时脉冲信号形成用于将在步骤S1010输出的显示数据锁存到显示器的写入控制信号WR，并且该单稳态延时脉冲信号相对于写入触发信号WRTRG的上升沿或下降沿延迟预定时间t。

在步骤S1020中，将该单稳态延时脉冲信号相对于写入触发信号WRTRG的上升沿或下降沿延迟预定时间t的目的是为了使写入控制信号WR的上升沿在显示数据的传输稳定之后才出现，从而保证显示数据在传输稳定之后才被锁存，所以该预定时间t可以被设定为大于或等于微控制器(例如，微控制器300)的固有参数显示数据的上升沿时间，该固有参数可以从微控制器的产品手册中直接获取。此外，为保证在一个GPIO周期内传输的显示数据在本GPIO周期内被锁存，预定时间t还可以被设定为小于一个GPIO周期的时间。

由微控制器中的GPIO端口(例如图3、图5和图7中的GPIO端口301)输出的显示数据、写入触发信号WRTRG被存储于与该GPIO端口位于同一微控制器中的数据存储模块(例如图3、图5和图7中的数据存储模块303)中。该数据存储模块中定义有显示数据存储区，该显示数据存储区中存储有一个或多个数据单元(如图9所示的第1单元、第2单元、……、第n单元)。每一个数据单元可以包括微控制器通过一次指令完成读写的显示数据和写入触发信号WRTRG。每一个数据单元可以是32位、16位等。并且每一个数据单元的位与GPIO端口的用于输出显示数据的数据信号引脚和用于输出写入触发信号WRTRG的写入触发信号引脚一一对应，其中与写入触发信号引脚对应的位的值按照一个或多个数据单元的传输顺序交替地为0或1。此外，作为一种示例，在用于输出用于控制显示数据的传输的控制信号(诸如RS、RD、CS和/或RESET等)的控制信号引脚与输出上述显示数据的数据信号引脚和上述写入触发信号WRTRG的写入触发信号引脚位于同一GPIO端口的情况下，每一个数据单元还包括该控制信号，并且每一个数据单元的位与该GPIO端口的数据信号引脚、写入触发信号引脚和控制信号引脚一一对应。前面已经参考图9详细的描述了显示数据存储区，此处不再重复。

在每一个GPIO周期，GPIO端口从数据存储模块中读取一个数据单元。读取的方式可以是例如通过图3、图5和图7所示的中央处理器单元103以读取指令的方式将数据单元先从数据存储模块读出，再以写入指令的方式将数据单元写入GPIO端口，但这种方式需要中央处理器单元103频繁切换上下文，导致大量时间资源开销。因此还可以采取直接存储器访问(DMA)方式，例如通过图3、图5和图7所示的DMA模块306直接将数据单元从数据存储模块303传输到GPIO端口301。DMA方式避免了通过使用中央处理器单元304切换上下文来执行读写操作而带来的大量时间资源开销。由于前面已经参考图3和图9详细的描述了DMA方式，此处不再重复。

执行图10的方法的一种实施方式所产生的信号时序图可以参考图4，此处不再重复描述。

图11是示出根据本公开实施例的显示数据传输方法1000的流程图，其中进一步示出了图10中的步骤S1020的第一示例性子步骤。此时，显示数据传输方法1000可以由图5所示的显示数据传输装置30来实施。

如图11所示，在步骤S1010，由微控制器中的GPIO端口(例如，图3、图5和图7中的GPIO端口301)输出显示数据和写入触发信号WRTRG。步骤S1020可以包括子步骤S1021～S1023。在子步骤S1021，可以响应于写入触发信号WRTRG的上升沿生成的第一部分单稳态延时脉冲信号，如图6所示的Puld1，该第一部分单稳态延时脉冲信号相对于写入触发信号WRTRG的上升沿延迟时间t。在子步骤S1022，可以响应于写入触发信号WRTRG的下降沿生成第二部分单稳态延时脉冲信号，如图6所示的Puld2，该第二部分单稳态延时脉冲信号相对于写入触发信号WRTRG的下降沿延迟时间t。在子步骤S1023，将第一部分单稳态延时脉冲信号Puld1和第二部分单稳态延时脉冲信号Puld2进行或运算以形成写入控制信号WR。步骤S1010中输出显示数据响应于写入信号WR的上升沿被锁存到显示器。

执行图11所示的方法的一种实施方式所产生的信号时序图如图6所示，此处不再重复。

需要说明的是，虽然在关于图11的描述中将第一部分单稳态延时脉冲信号Puld1描述为相对于写入触发信号WRTRG的上升沿延迟时间t，将第二部分单稳态延时脉冲信号Puld2描述为相对于写入触发信号WRTRG的下降沿也延迟时间t，但是容易理解，这两者也可以被延迟相同或不同的时间，所延迟的时间可以被设定为大于或等于微控制器固有参数显示数据的上升沿时间，并且还可以被设定为小于一个GPIO周期的时间。

图12是示出根据本公开实施例的显示数据传输方法1000的流程图，其中进一步示出了图10中的步骤S1020的第二示例性子步骤。此时，显示数据传输方法1000可以由图7中所示的显示数据传输装置30来实施。

如图12所示，在步骤S1010，由微控制器中的GPIO端口(例如，图3、图5和图7中的GPIO端口301)输出显示数据和写入触发信号WRTRG。步骤S1020可以包括子步骤S1021’～S1025’。在子步骤S1021’，可以由第一定时器模块(如7中的第一定时器模块3021)响应于写入触发信号WRTRG的上升沿生成第一单稳态脉冲信号，如图8中的Pul1。在子步骤S1022’，可以将第一单稳态脉冲信号延迟预定时间t以生成第一部分单稳态延时脉冲信号，如图8中的Puld1。在子步骤S1023’，可以由第二定时器模块(如图7中的第二定时器模块3024)响应于写入触发信号WRTRG的下降沿生成第二单稳态脉冲信号，如图8中的Pul2。在子步骤S1024’，可以将第二单稳态脉冲信号延迟预定时间t以生成第二部分单稳态延时脉冲信号，如图8中的Puld2。在子步骤S1025’，将第一部分单稳态延时脉冲信号Puld1和第二部分单稳态延时脉冲信号Puld2进行或运算以形成写入控制信号WR。在步骤S1010中输出的显示数据响应于写入信号WR的上升沿被锁存到显示器。

执行图12所示的方法的一种实施方式所产生的信号时序图如图8所示，此处不再重复。

需要说明的是，虽然在关于图12的描述中将第一单稳态脉冲信号Pul1延迟的时间和将第二单稳态脉冲信号Pul2延迟的时间都描述为预定时间t，但是应该理解，这两者可以被延迟相同或不同的时间。例如，可以将第一单稳态脉冲信号Pul1延迟预定时间t1，将第二单稳态脉冲信号Pul2延迟预定时间t2，t1和t2可以被设定为大于或等于作为微控制器固有参数的显示数据的上升沿时间，并且还可以被设定为小于一个GPIO周期的时间。

由此，相比于现有的每3个GPIO周期才传输一次显示数据，根据本公开实施例的显示数据传输装置300和显示数据传输方法1000可以用更少的GPIO周期传输一次显示数据，例如，可以实现每个GPIO周期传输一次显示数据，传输效率是原来的3倍。而且，根据本公开实施例的显示数据存储格式(即如图9所示的显示数据存储区)适于采用DMA方式将数据从数据存储模块直接传输到GPIO端口，避免了通过使用中央处理器单元304切换上下文进行这些数据的读写操作而带来的大量时间资源开销，从而使得本公开的显示数据传输装置和显示数据传输方法可以应用于高分辨率显示器的显示数据传输。

本领域技术人员应该理解，上述的具体实施例仅是示例而非限制，可以根据设计需求和其它因素对本公开的实施例进行各种修改、组合、部分组合和替换，只要它们在所附权利要求或其等同的范围内，即属于本公开所要保护的权利范围。

Claims (16)

1.一种显示数据传输装置，包括：

微控制器的通用输入输出端口，其包括用于输出显示数据的数据信号引脚和用于输出写入触发信号的写入触发信号引脚；以及

单稳态延时脉冲发生单元，连接至所述写入触发信号引脚，用于响应于所述写入触发信号的上升沿和下降沿生成单稳态延时脉冲信号，

其中，所述单稳态延时脉冲信号相对于所述写入触发信号的上升沿或下降沿延迟预定时间，并且所述单稳态延时脉冲信号形成用于将所述显示数据锁存到与所述显示数据传输装置连接的显示器的写入控制信号。

2.根据权利要求1所述的显示数据传输装置，其中

所述单稳态延时脉冲发生单元包括第一单稳态延时脉冲发生电路、第二单稳态延时脉冲发生电路以及或门电路；

所述第一单稳态延时脉冲发生电路响应于所述写入触发信号的上升沿生成输出至所述或门电路的第一输入端的单稳态延时脉冲信号；

所述第二单稳态延时脉冲发生电路响应于所述写入触发信号的下降沿生成输出至所述或门电路的第二输入端的单稳态延时脉冲信号；

所述或门电路将所述第一输入端的单稳态延时脉冲信号和所述第二输入端的单稳态延时脉冲信号进行或运算以生成所述写入控制信号。

3.根据权利要求1所述的显示数据传输装置，其中

所述单稳态延时脉冲发生单元包括第一定时器模块、第一延时电路、第二定时器模块、第二延时电路以及或门电路，并且所述第一定时器模块、第二定时器模块和所述通用输入输出端口位于同一所述微控制器中；

所述第一定时器模块响应于所述写入触发信号的上升沿生成第一单稳态脉冲信号；

所述第一延时电路连接至所述第一定时器模块，并将所述第一单稳态脉冲信号延迟所述预定时间以生成输出至所述或门电路的第一输入端的单稳态延时脉冲信号；

所述第二定时器模块响应于所述写入触发信号的下降沿生成第二单稳态脉冲信号；

所述第二延时电路连接至所述第二定时器模块，并将所述第二单稳态脉冲信号延迟所述预定时间以生成输出至所述或门电路的第二输入端的单稳态延时脉冲信号；

所述或门电路将所述第一输入端的单稳态延时脉冲信号和所述第二输入端的单稳态延时脉冲信号进行或运算以生成所述写入控制信号。

4.根据权利要求2或3所述的显示数据传输装置，其中

所述预定时间大于或等于所述显示数据的上升沿时间。

5.根据权利要求1所述的显示数据传输装置，还包括：

数据存储模块，所述数据存储模块中定义有显示数据存储区，所述显示数据存储区存储一个或多个数据单元，每一个数据单元包括所述微控制器通过一次指令完成读写的所述显示数据和所述写入触发信号，并且每一个数据单元的位与所述数据信号引脚和所述写入触发信号引脚一一对应，其中与所述写入触发信号引脚对应的位的值按照所述一个或多个数据单元的传输顺序交替地为0或1。

6.根据权利要求5所述的显示数据传输装置，还包括：

中央处理器单元，所述中央处理器单元位于所述微控制器中，并且所述中央处理器单元以读取指令的方式将所述数据单元从所述数据存储模块读出再以写入指令的方式将所述数据单元写入所述通用输入输出端口。

7.根据权利要求5所述的显示数据传输装置，还包括：

直接存储器访问模块，所述直接存储器访问模块位于所述微控制器中，并且所述直接存储器访问模块将所述数据单元直接从所述数据存储模块传输至所述通用输入输出端口。

8.根据权利要求5所述的显示器数据传输装置，其中

所述通用输入输出端口还包括用于输出用于控制所述显示数据的传输的控制信号的控制信号引脚，并且

所述每一个数据单元包括所述微控制器通过一次指令完成读写的所述显示数据、所述写入触发信号和所述控制信号，并且每一个数据单元的位与所述数据信号引脚、所述写入触发信号引脚和所述控制信号引脚一一对应。

9.一种显示数据传输方法，包括：

由微控制器中的通用输入输出端口输出显示数据和写入触发信号；以及

响应于所述写入触发信号的上升沿和下降沿生成单稳态延时脉冲信号且所述单稳态延时脉冲信号形成用于将所述显示数据锁存到显示器的写入控制信号，

其中，所述单稳态延时脉冲信号相对于所述写入触发信号的上升沿或下降延迟预定时间。

10.根据权利要求9所述的显示数据传输方法，其中所述响应于所述写入触发信号的上升沿和下降沿生成单稳态延时脉冲信号且所述单稳态延时脉冲信号形成用于将所述显示数据锁存到显示器的写入控制信号包括：

响应于所述写入触发信号的上升沿生成所述单稳态延时脉冲信号中的第一部分单稳态延时脉冲信号；

响应于所述写入触发信号的下降沿生成所述单稳态延时脉冲信号中的第二部分单稳态延时脉冲信号；

将所述第一部分单稳态延时脉冲信号和所述第二部分单稳态延时脉冲信号进行或运算以形成所述写入控制信号。

11.根据权利要求9所述的显示数据传输方法，其中所述响应于所述写入触发信号的上升沿和下降沿生成单稳态延时脉冲信号且所述单稳态延时脉冲信号形成用于将所述显示数据锁存到显示器的写入控制信号包括：

由第一定时器模块响应于所述写入触发信号的上升沿生成第一单稳态脉冲信号；

将所述第一单稳态脉冲信号延迟所述预定时间以生成所述单稳态延时脉冲信号中的第一部分单稳态延时脉冲信号；

由第二定时器模块响应于所述写入触发信号的下降沿生成第二单稳态脉冲信号；

将所述第二单稳态脉冲信号延迟所述预定时间以生成所述单稳态延时脉冲信号中的第二部分单稳态延时脉冲信号；以及

将所述第一部分单稳态延时脉冲信号和所述第二部分单稳态延时脉冲信号进行或运算以形成所述写入控制信号。

12.根据权利要求10或11所述的显示数据传输方法，其中

所述预定时间大于或等于所述显示数据的上升沿时间。

13.根据权利要求9所述的显示数据传输方法，其中

所述显示数据和所述写入触发信号存储于与所述通用输入输出端口位于同一所述微控制器中的数据存储模块中，所述数据存储模块中定义有显示数据存储区，所述显示数据存储区存储一个或多个数据单元，每一个数据单元包括所述微控制器通过一次指令完成读写的所述显示数据和所述写入触发信号，并且每一个数据单元的位与所述通用输入输出端口的用于输出所述显示数据的数据信号引脚和用于输出所述写入触发信号的写入触发信号引脚一一对应，其中与所述写入触发信号引脚对应的位的值按照所述一个或多个数据单元的传输顺序交替地为0或1。

14.根据权利要求13所述的显示数据传输方法，还包括：

通过中央处理器单元以读取指令的方式将所述数据单元从所述数据存储模块读出再以写入指令的方式将所述数据单元写入所述通用输入输出端口。

15.根据权利要求13所述的显示数据传输方法，还包括：

通过直接存储器访问方式直接将所述数据单元从所述数据存储模块传输到所述输入输出端口。

16.根据权利要求13所述的显示数据传输方法，其中

由所述通用输入输出端口还输出用于控制所述显示数据的传输的控制信号，并且

所述每一个数据单元包括所述微控制器通过一次指令完成读写的所述显示数据、所述写入触发信号和所述控制信号，并且所述每一个数据单元的位与所述通用输入输出端口的用于输出所述显示数据的数据信号引脚、用于输出所述写入触发信号的写入触发信号引脚和用于输出所述控制信号的控制信号引脚一一对应。

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