CN1801313A - 采用fpga控制fed图像数据的传输与显示电路 - Google Patents

Abstract

本发明提供一种采用FPGA控制FED图像数据的传输与显示电路，它是由视频采集单元、FPGA控制单元、计算机接口单元及后级驱动单元构成，其特征是FPGA控制单元包含视频采集控制单元、缓存单元及缓存控制单元、计算机接口控制单元、后级驱动控制单元，它们分别对上述相应的组成单元进行控制。本发明由于采用FPGA来产生各种控制信号，使得整体电路定时准确，响应速度快，同时也大大简化了电路，缩小了体积，它可使前级电路体积缩小到原来的1/3；它不但可实现对整个FED驱动电路系统的控制，而且由于FPGA的在线可编程功能，我们利用它来实现控制可以使得该电路具有极强的通用性和可扩展性。

Description

采用FPGA控制FED图像数据的传输与显示电路

技术领域

本发明涉及一种显示器的图像数据的传输与显示电路，特别是一种采用FPGA来控制FED图像数据的传输与显示电路。

技术背景

场致发射显示器FED(Field Emission Display)是一种新型的平板显示器件，其图像数据的传输与显示电路通常由视频采集单元、驱动控制单元、后级驱动单元等组成，用传统方法实现这种电路结构，需要的元件数量多，电路结构难以简化，可靠性不好。随着电子行业的发展，新的器件出现，为克服上述不足提供了条件，近期国家专利局公开了一项海信集团有限公司的实用新型专利《显示器数字图像向上缩放和向下缩放的行存储器控制电路》(申请号：03216708.3)，它是采用FPGA来控制图像数据缩放的行存储器电路，它将输入偶列源图像素的偶数列行存储器和奇列源图象素的奇数列行存储器取代传统的源图像素写入或读出的行存储器、与行存储器读数据端口连接的两个寄存器，采用FPGA来实现向上、向下的缩放。FPGA(Field Programmable Gate Array)是现场可编程门阵列的缩写，它是一种高密度的可编程逻辑器件，并可以根据用户的需要进行现场反复编程。该发明通过可编程器件，使用的电路资源比传统方法减少一倍，简化了电路结构，改善了电路性能。但这类发明只涉及图像处理部分，无法实现对FED视频显示系统的整体控制。

发明内容

为克服上述不足，本发明提出一种改进的采用FPGA控制可显示图像的FED的驱动电路，特别是一种采用FPGA控制FED图像数据的传输与显示电路，它不仅可实现对整个FED驱动电路系统方面的控制，而且还可以大大简化现有电路，使控制电路体积减小到原来的1/3，同时可使整体电路定时准确，响应速度快。

本发明目的是通过如下技术方案来实现的：本发明是由视频采集单元、FPGA控制单元、计算机接口单元及后级驱动单元构成，其特征是FPGA控制单元包含视频采集控制单元、缓存单元及缓存控制单元、计算机接口控制单元、后级驱动控制单元，它们分别对上述相应的组成单元进行控制，视频信号在视频采集控制单元控制下实现数据采集及A/D转换、解码；然后由缓存控制单元控制存入缓存，并对图像按要求进行处理；需要计算机进行监控时，计算机接口控制单元实现电路与计算机接口的通讯，将处理后的图像传到计算机，也可以从计算机传送图像到显示器显示；最后将经过缓存单元后，时钟、格式均得到调整的数字视频信号送后级驱动单元，后级驱动控制单元根据后级灰度调制和功率放大芯片的需要，输出相应的控制信号，最终实现图像的正确显示。

所述的数据采集控制单元对视频数据采集的控制是通过如下步骤来实现的：

1)先向视频采集处理芯片传送开始信号；

2)然后将事先存放在文本文件中的初始化数据按字节取出；

3)接着通过I²C总线开始传送数据，传送顺序是从数据高位到低位；

4)每传送完一个字节，需等待芯片接收完返回应答后，再继续取数传送；

5)当所有数据传输完后，最后向芯片发送终止信号。

所述的缓存控制单元对缓存单元的控制是通过如下步骤实现的：

1)将各变量、寄存器置初始状态；

2)当帧开始信号到来时，首先判断是否列计数已达到预定的值，如果不是则表明列数据还没存储完；

3)接着等待行开始信号到来，到达后则判断行计数是否已达到预定值，未达到则存储信号使能，开始向存储器中存入数据，同时对已存个数计数；

4)当行计数满时，结束一行存储，同时将记录已存行数的列计数累加，然后开始新的行的数据存储。

5)当列计数满时，说明一帧中该存储数据已存储完，则结束一帧存储。

所述的计算机接口控制单元包含计算机ISA接口控制程序。

所述的后级驱动控制单元对后级驱动单元的控制是通过如下步骤来实现的：

1)系统上电复位时各信号置初始状态；

2)当显示计数满时，显示使能信号有效，此时后级芯片将第一个锁存器中

数据装载到第二个锁存器中，重新开始灰度调制和输出显示；否则从第二个锁存器中取出数据，进行脉宽灰度调制和信号放大，同时显示计数值累加；

3)与此同时，数据从缓存中取出，依次8位并行移入送第一锁存器中。

本发明由于采用FPGA来产生各种控制信号，使得整体电路定时准确，响应速度快，同时也大大简化了电路，缩小了体积，它可使前级电路体积缩小到原来的1/3。它不但可实现对整个FED驱动电路系统的控制，而且由于FPGA的在线可编程功能，我们利用它来实现控制可以使得该电路有极强的通用性和可扩展性，对于显示方式相近的如有机发光显示OLED等，本发明只需少部分修改就可以实现移植；即使对其它性能差别较大的显示器件，本发明的总体框架和部分单元仍然可以应用。对于要产生不同格式的输出信号，需要对视频图像任意区域、任意大小的截取或者缩放，可以只是改变程序中某个参数，还可以通过抽样方法即通过程序产生有效的行、列选取的定时信号，达到均匀压缩整帧(场)图像的目的，实现视频图像和不同显示器格式的匹配。另外还可利用FPGA开发软件中的丰富资源，大大缩短开发周期。

以下将通过具体实施例对本发明做进一步的详细描述。

附图说明

图1是本发明的整体框图。

图2是本发明的FPGA内部结构框图。

图3是视频采集控制单元流程图。

图4是缓存及缓存控制单元的结构框图。

图5是计算机接口控制单元的结构框图。

图6是后级驱动控制单元的结构框图。

图7是缓存控制单元流程图。

图8是后级驱动控制单元流程图。

具体实施方式

如图1至图8所示，本发明是由视频采集单元、FPGA控制单元、计算机接口单元、后级驱动单元等部分构成，其中FPGA控制单元由数据采集控制单元、缓存单元及缓存控制单元、计算机接口控制单元、后级驱动控制单元等部分构成。现以25英寸320×3×240彩色FED显示器为例，详细描述其具体的控制过程。

1.数据采集控制单元。它用于控制视频信号的采集和转换，目前视频信号采集和转换可采用A/D芯片或者VIP(Video Image Processor)芯片，本实施例中采用PHILIPS公司的SAA7111A芯片。该芯片跟许多其它视频采集处理芯片一样，输入模拟视频信号，输出经解码、A/D转换后的数字视频数据，以及相应的同步信号。对该芯片的控制可以通过对其初始化来实现。SAA7111A是采用I²C串行传输总线，通过两条串行数据线(SDA)、串行时钟线(SCL)，将芯片初始化后，就可以根据初始化的内容来实现视频的采集和处理。其它芯片即使接口不同，可以修改接口的通讯过程，但实现的思路却是相似的。

本发明中对视频数据采集单元的控制如图3所示，先向视频采集处理芯片传送开始信号，然后将事先存放在文本文件中的初始化数据按字节取出，接着通过I²C总线开始传送数据，发送的数据位由高位到低位；每传送完一个字节，需等待芯片接收完返回应答后，再继续取数传送；当所有数据传输完后，最后向芯片发送终止信号。

2.缓存及缓存控制单元。它是将输入的图像数据在缓存单元中按顺序读写，并完成截取、抽取等功能，并可按后级时序需要读出。存储单元可以由FPGA软件系统中的随机存取存储器RAM、先进先出存储器FIFO等自带的IP核直接实现。存储器的容量和数目由所截取图像的容量决定，由于本实施例中图像只是截取、抽取等处理，所以采用FIFO方式，这样可以节约存储空间，减少FPGA逻辑单元数量，节约成本。

缓存控制单元主要用于对存储单元时序上的控制。图4描述了缓存控制单元对存储单元主要的控制信号，读、写信号控制缓存单元的读、写使能，满、空信号指示缓存单元当前的状态。其中存储控制单元不只限于存储器的读写控制，还可以实现某些处理功能，其中截取功能是在计数达到相应值时停止读入后续数据实现；抽取功能是通过存储固定位置的数据来实现。具体控制过程如图7所示：当帧开始信号到来时，首先判断是否列计数已达到预定的值，如果不是则表明列数据还没存储完；接着等待行开始信号到来否，到达后则判断行计数是否已达到预定值，未达到则存储信号使能，开始向存储器中存入数据，同时对已存个数计数。当行计数满时，结束一行存储，同时将记录已存行数的列计数累加，然后开始新的行的数据存储。当列计数满时，说明一帧中该存储数据已存储完，则结束一帧存储。

3.计算机接口控制单元。它实现对传输、处理和存取后的图像进行监控的功能。该实施例中采用的是计算机ISA接口，因而在该例中本单元主要实现对ISA接口进行控制，实现FED系统与PC机的数据通讯，通过监控软件，在计算机的终端显示上将图像显示监控。图5描述了计算机接口控制单元与ISA接口通讯的信号线。主要采用了PC内部系统时钟clk，地址锁存允许ALE，I/O读写命令IOR和IOW，20根地址线ADDRESS，8根数据线DATA等。计算机接口通讯的控制在本发明中虽采用FPGA来实现，但这一过程与通用的方式相似，都为业内人士熟悉，在此不再叙述。

4.后级驱动控制单元用于产生后级灰度调制、数据传输、图像显示的控制信号。

我们在后级驱动部分采用双锁存器(latch)的形式，既是后级部分具有两个锁存器，图像移入的数据锁存在第一个锁存器，移入结束需要显示时，数据再存入另一个锁存器，这使得图像的移位传输和显示同时进行。

本发明中采用彩色三原色RGB各8位256级脉宽灰度调制PWM的灰度调制方案。图6描述了后级驱动控制单元主要的控制信号，具体控制过程如图8所示：系统上电复位时各信号置初始状态。当显示计数满时，显示使能信号有效，此时后级芯片将第一个锁存器中数据装载到第二个锁存器中，重新开始灰度调制和输出显示；否则从第二个锁存器中取出数据，进行脉宽灰度调制和信号放大，同时显示计数值累加。与此同时，数据从缓存中取出，依次8位并行移入送第一锁存器中。其中，由于显示所需时间脉冲个数跟灰度级、灰度调制方案和芯片本身有关，本发明中输出需要256个显示时钟脉冲。

后级驱动可以采用灰度调制和后级放大分开的方式，例如通过北京华虹公司的灰度调制芯片BHL2000和功率放大芯片，也可以采用两个功能集成在一块芯片内部的方式，例如采用美国Supertex公司的HV632芯片。

Claims (5)

1、一种采用FPGA来控制FED图像数据的传输与显示电路，它是由视频采集单元、FPGA控制单元、计算机接口单元及后级驱动单元构成，其特征是FPGA控制单元包含视频采集控制单元、缓存单元及缓存控制单元、计算机接口控制单元、后级驱动控制单元，它们分别对上述相应的组成单元进行控制，视频信号在视频采集控制单元控制下实现数据采集及A/D转换、解码；然后由缓存控制单元控制存入缓存，并对图像按要求进行处理；需要计算机进行监控时，计算机接口控制单元实现电路与计算机接口的通讯，将处理后的图像传到计算机，也可以从计算机传送图像到显示器显示；最后将经过缓存单元后，时钟、格式均得到调整的数字视频信号送后级驱动单元，后级驱动控制单元根据后级灰度调制和功率放大芯片的需要，输出相应的控制信号，最终实现图像的正确显示。

2、根据权利要求1所述的采用FPGA来控制FED图像数据的传输与显示电路，其特征是所述的数据采集控制单元对视频数据采集的控制是通过如下步骤来实现的：

1)先向视频采集处理芯片传送开始信号；

2)然后将事先存放在文本文件中的初始化数据按字节取出；

3)接着通过I²C总线开始传送数据，传送顺序是从数据高位到低位；

4)每传送完一个字节，需等待芯片接收完返回应答后，再继续取数传送；

5)当所有数据传输完后，最后向芯片发送终止信号。

3、根据权利要求1所述的采用FPGA来控制FED图像数据的传输与显示电路，其特征是所述的缓存控制单元对缓存单元的控制是通过如下步骤实现的：

1)将各变量、寄存器置初始状态；

2)当帧开始信号到来时，首先判断是否列计数已达到预定的值，如果不是则表明列数据还没存储完；

3)接着等待行开始信号到来，到达后则判断行计数是否已达到预定值，未达到则存储信号使能，开始向存储器中存入数据，同时对已存个数计数；

4)当行计数满时，结束一行存储，同时将记录已存行数的列计数累加，然后开始新的行的数据存储。

5)当列计数满时，说明一帧中该存储数据已存储完，则结束一帧存储。

4、根据权利要求1所述的采用FPGA来控制FED图像数据的传输与显示电路，其特征是所述的计算机接口控制单元包含计算机ISA接口控制程序。

5、根据权利要求1所述的采用FPGA来控制FED图像数据的传输与显示电路，其特征是所述的后级驱动控制单元对后级驱动单元的控制是通过如下步骤来实现的：

1)系统上电复位时各信号置初始状态；

2)当显示计数满时，显示使能信号有效，此时后级芯片将第一个锁存器中数据装载到第二个锁存器中，重新开始灰度调制和输出显示；否则从第二个锁存器中取出数据，进行脉宽灰度调制和信号放大，同时显示计数值累加；

3)与此同时，数据从缓存中取出，依次8位并行移入送第一锁存器中。

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