JPS6139270A - ビツト同期クロツク発生回路 - Google Patents
ビツト同期クロツク発生回路Info
- Publication number
- JPS6139270A JPS6139270A JP15556384A JP15556384A JPS6139270A JP S6139270 A JPS6139270 A JP S6139270A JP 15556384 A JP15556384 A JP 15556384A JP 15556384 A JP15556384 A JP 15556384A JP S6139270 A JPS6139270 A JP S6139270A
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- JP
- Japan
- Prior art keywords
- frequency divider
- track
- tracks
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オーディオテープデツキなど、複数のトラッ
クに記録されたディジタル記録媒体から、マルチヘッド
により再生された各トラックの再生信号からビット同期
クロックを発生する回路に関する。
クに記録されたディジタル記録媒体から、マルチヘッド
により再生された各トラックの再生信号からビット同期
クロックを発生する回路に関する。
固定ヘッド方式のディジタルオーディオテープデツキな
どでは、高密度記録で符号伝送速度を高くするため、マ
ルチトラック方式になっている。トラック数も２０〜４
０と多いものもある。
どでは、高密度記録で符号伝送速度を高くするため、マ
ルチトラック方式になっている。トラック数も２０〜４
０と多いものもある。
各トラックにつき、ビット同期クロックを発生するため
には、通常位相同期ループ（以下ではＰＬＬという）回
路を利用する。位相同期ループ回路には電圧制御発振器
、低域フィルタ、位相比較器が含まれ、極めて複雑であ
る。一部ＩＣ化が進んでいるが、上記のようにトラック
数が大きくな９、すべてのトラックにつきＰＬＬビット
同期クロック発生回路を設けるとすると、回路化が一段
と困難になる。
には、通常位相同期ループ（以下ではＰＬＬという）回
路を利用する。位相同期ループ回路には電圧制御発振器
、低域フィルタ、位相比較器が含まれ、極めて複雑であ
る。一部ＩＣ化が進んでいるが、上記のようにトラック
数が大きくな９、すべてのトラックにつきＰＬＬビット
同期クロック発生回路を設けるとすると、回路化が一段
と困難になる。
本発明の目的は、上記の欠点を除去し、１トラ、ツク分
にのみＰＬＬビット同期クロック発生回路を設けるのみ
で、全トラックの同期クロックを発生することのできる
回路を提供することにある。
にのみＰＬＬビット同期クロック発生回路を設けるのみ
で、全トラックの同期クロックを発生することのできる
回路を提供することにある。
本発明では、特定の１トラックの再生信号に対して、ル
ープ内にＮを整数とするしＮ分周器〔Ａ〕を含む位相同
期ループ回路を設け、前記分周器〔Ａ〕は分周信号を前
記特定のトラックの再生信号のビット同期クロックとし
て出力する。
ープ内にＮを整数とするしＮ分周器〔Ａ〕を含む位相同
期ループ回路を設け、前記分周器〔Ａ〕は分周信号を前
記特定のトラックの再生信号のビット同期クロックとし
て出力する。
その他のトラックの再生信号に対しては、各トラック対
応に、前記位相同期ループ回路の電圧制御発振器の出力
を人力する１／Ｎ分周器〔Ｂ〕と、再生信号のエツジ検
出回路とを設け、前記分周器（Ｂ）は前記の検出された
エツジ信号によってリセットされ、分周信号を各トラッ
クの再生信号のビット同期クロックとして出力する。
応に、前記位相同期ループ回路の電圧制御発振器の出力
を人力する１／Ｎ分周器〔Ｂ〕と、再生信号のエツジ検
出回路とを設け、前記分周器（Ｂ）は前記の検出された
エツジ信号によってリセットされ、分周信号を各トラッ
クの再生信号のビット同期クロックとして出力する。
特定のトラックに設けたＰＬＬビット同期クロック発生
回路により、再生信号からジッタのない同期クロックが
再生される；他のトラックについては、同期クロックの
Ｎ倍の周波数の電圧制御発振器を（１／Ｎ）分周するが
、その際各トラックの再生信号のエツジを検・出し、検
出したエツジ信号で分周器をリセットするから、Ｎを大
きくとると各トラックととに精密に同期したビット同期
クロックを発生できる。
回路により、再生信号からジッタのない同期クロックが
再生される；他のトラックについては、同期クロックの
Ｎ倍の周波数の電圧制御発振器を（１／Ｎ）分周するが
、その際各トラックの再生信号のエツジを検・出し、検
出したエツジ信号で分周器をリセットするから、Ｎを大
きくとると各トラックととに精密に同期したビット同期
クロックを発生できる。
第１図は、本発明の一実施例のブロック図である。第２
図は同回路の信号のタイムチャートである。いま、再生
信号ａｌ−ａｆｉのうち、再生信号ａ１についてのみ位
相同期ループ回路１を設ける。位相比較器２．低域フィ
ルタ３．電圧制御発振器４．１／Ｎ分周器〔Ａ〕５よシ
なる位相同期ループ回路１はＮを大きくと９発振周波数
を高くしている。そしてこの電圧制御発振器４の出力を
、その他のａ２〜＆ｎなるトラックに設けた １／Ｎ分
周器〔Ｂ〕６に導く。ａ２〜ａｎなるトラックには、゛
すべて前・配分周器（Ｂ）６． エツジ検出回路７の
組Ｐ２〜Ｐｎを設け、各トラックの再生信号からエツジ
を検出し、第２図に示すようにデータエツジ検出パルス
７ａを発生し、分周器〔Ｂ〕６をリセットする。Ｎ段分
周することで、分周器〔Ｂ〕６の出力がビット同期クロ
ックとして出力される。
図は同回路の信号のタイムチャートである。いま、再生
信号ａｌ−ａｆｉのうち、再生信号ａ１についてのみ位
相同期ループ回路１を設ける。位相比較器２．低域フィ
ルタ３．電圧制御発振器４．１／Ｎ分周器〔Ａ〕５よシ
なる位相同期ループ回路１はＮを大きくと９発振周波数
を高くしている。そしてこの電圧制御発振器４の出力を
、その他のａ２〜＆ｎなるトラックに設けた １／Ｎ分
周器〔Ｂ〕６に導く。ａ２〜ａｎなるトラックには、゛
すべて前・配分周器（Ｂ）６． エツジ検出回路７の
組Ｐ２〜Ｐｎを設け、各トラックの再生信号からエツジ
を検出し、第２図に示すようにデータエツジ検出パルス
７ａを発生し、分周器〔Ｂ〕６をリセットする。Ｎ段分
周することで、分周器〔Ｂ〕６の出力がビット同期クロ
ックとして出力される。
以上、詳しく説明したように、本発明は特定のただ１つ
のトラックにＰＬＬビット同期クロック発生回路を設け
るだけで、他のトラックについては、簡単なディジタル
回路によりビット同期クロックを発生することができる
。特定のトラックで発生したビット同期クロックはトラ
ック方向のジッタがあってもＰＬＬ位相同期回路がジッ
タを吸収し、従ってまた全部のトラックについてジッタ
の影響を小さくすることができる。
のトラックにＰＬＬビット同期クロック発生回路を設け
るだけで、他のトラックについては、簡単なディジタル
回路によりビット同期クロックを発生することができる
。特定のトラックで発生したビット同期クロックはトラ
ック方向のジッタがあってもＰＬＬ位相同期回路がジッ
タを吸収し、従ってまた全部のトラックについてジッタ
の影響を小さくすることができる。
第１図は本発明の一実施例の回路ブロック図、第２図は
各波形を示すタイムチャートである。 １・・・位相同期ループ回路、 ２・・・位相比較器、 ３・・・低域フィルタ（ＬＰＦ）、 ４・・・電圧制御発振器（ＶＣＯ）、 ５・・・分周器〔Ａ〕、 ６・・・分周器（’Ｂ ）、 ７・・・エツジ検出回路〇 特許出願人 日本電気ホームエレクトロニクス株式会
社代理人 弁理士 佐 藤 秋 比 古１
９１図 ｔｆＪｚ図
各波形を示すタイムチャートである。 １・・・位相同期ループ回路、 ２・・・位相比較器、 ３・・・低域フィルタ（ＬＰＦ）、 ４・・・電圧制御発振器（ＶＣＯ）、 ５・・・分周器〔Ａ〕、 ６・・・分周器（’Ｂ ）、 ７・・・エツジ検出回路〇 特許出願人 日本電気ホームエレクトロニクス株式会
社代理人 弁理士 佐 藤 秋 比 古１
９１図 ｔｆＪｚ図
Claims (1)
- 【特許請求の範囲】 複数のトラックに記録されたディジタル記録媒体から、
マルチヘッドにより再生する方式において、 特定の１トラックの再生信号に対して、ループ内にＮを
整数とする１／Ｎ分周器〔Ａ〕を含む位相同期ループ回
路を設け、前記分周器〔Ａ〕の分周信号を前記特定のト
ラックの再生信号のビット同期クロックとして出力し、 その他のトラックの再生信号に対しては、各トラック対
応に、前記位相同期ループ回路の電圧制御発振器の出力
を入力する１／Ｎ分周器〔Ｂ〕と、再生信号のエッジ検
出回路とを設け、 前記分周器〔Ｂ〕は、前記の検出されたエッジ信号によ
ってリセットされ、分周信号を各トラックの再生信号の
ビット同期クロックとして出力することを特徴とするビ
ット同期クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15556384A JPS6139270A (ja) | 1984-07-27 | 1984-07-27 | ビツト同期クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15556384A JPS6139270A (ja) | 1984-07-27 | 1984-07-27 | ビツト同期クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139270A true JPS6139270A (ja) | 1986-02-25 |
Family
ID=15608787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15556384A Pending JPS6139270A (ja) | 1984-07-27 | 1984-07-27 | ビツト同期クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139270A (ja) |
-
1984
- 1984-07-27 JP JP15556384A patent/JPS6139270A/ja active Pending
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