JPS60201577A - スキユ−補正回路 - Google Patents
スキユ−補正回路Info
- Publication number
- JPS60201577A JPS60201577A JP5437184A JP5437184A JPS60201577A JP S60201577 A JPS60201577 A JP S60201577A JP 5437184 A JP5437184 A JP 5437184A JP 5437184 A JP5437184 A JP 5437184A JP S60201577 A JPS60201577 A JP S60201577A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bit
- phase
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/20—Signal processing not specific to the method of recording or reproducing; Circuits therefor for correction of skew for multitrack recording
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
オーディオテープデツキなど、複数のトラックにビット
位置が同一に記録されたディジタル記録媒体から、マル
チヘッドによりディジタル信号を再生する方式の時間軸
補正回路に関する。
位置が同一に記録されたディジタル記録媒体から、マル
チヘッドによりディジタル信号を再生する方式の時間軸
補正回路に関する。
従来技術
固定ヘッド方式のディジタルオーディオチーブデツキな
どでは、ヘッドに対するテープ走行速度が小さいので、
高密度記録で符号伝送速度を高くするためマルチヘッド
による再生方式をとる。マルチトラックの録音において
は、テープの基準エッヂからテープの幅方向にトラック
の始点を合わせて、一定の位置ごとに記録してゆく。し
かし、この録音テープを走行させマルチヘッドにより再
生する場合、各ヘッドの組立、取りつけの工作誤差、ｆ
″−ブ走行時のねじれなどで各トラックから検出した再
生信号が時間的に合わず、ずれ、いわゆるスキューが生
ずる。
どでは、ヘッドに対するテープ走行速度が小さいので、
高密度記録で符号伝送速度を高くするためマルチヘッド
による再生方式をとる。マルチトラックの録音において
は、テープの基準エッヂからテープの幅方向にトラック
の始点を合わせて、一定の位置ごとに記録してゆく。し
かし、この録音テープを走行させマルチヘッドにより再
生する場合、各ヘッドの組立、取りつけの工作誤差、ｆ
″−ブ走行時のねじれなどで各トラックから検出した再
生信号が時間的に合わず、ずれ、いわゆるスキューが生
ずる。
このため、スキューが著しいときは各トラックの再生信
号を同一のビットクロックでデータ処理をすると、符号
誤シが生ずることがある。そのため、各再生信号の時間
軸を伺らかの手段により合わせる必要がある。スキュー
は個々の機械に依存し、機械的調整のみで完全に調整す
ることは難しく、最終的には電気的手段で調整しなけれ
ばならない。
号を同一のビットクロックでデータ処理をすると、符号
誤シが生ずることがある。そのため、各再生信号の時間
軸を伺らかの手段により合わせる必要がある。スキュー
は個々の機械に依存し、機械的調整のみで完全に調整す
ることは難しく、最終的には電気的手段で調整しなけれ
ばならない。
一般的に、ディジタル信号の時間軸の誤差補正は、メモ
リを利用して、曹込み読出しを行ない、読出し時間を揃
える方法によるが、このようなメモリ方式はメモリ容量
が大きいこと、回路構成が複雑になることから、トラッ
ク数が多い場合は問題が多い。
リを利用して、曹込み読出しを行ない、読出し時間を揃
える方法によるが、このようなメモリ方式はメモリ容量
が大きいこと、回路構成が複雑になることから、トラッ
ク数が多い場合は問題が多い。
発明の開示
本発明は、複数のトラックに記録されたディジタル記録
媒体から、記録されたディジタル信号をマルチヘッドに
よシ同時に再生するときに、各再生信号の時間的なずれ
、スキュー、をメモリを利用した書込み読出し法によら
ず、簡単な回路で補正する回路を提供することにある。
媒体から、記録されたディジタル信号をマルチヘッドに
よシ同時に再生するときに、各再生信号の時間的なずれ
、スキュー、をメモリを利用した書込み読出し法によら
ず、簡単な回路で補正する回路を提供することにある。
本発明のスキュー補正回路は、複数のトラックに記録さ
れているディジタル記録媒体のトラック再生信号のうち
の、特定の１トラツクの再生信号に対してビット再生回
路を、その他のトラックの各再生信号に対して個別的に
位相同期ループ回路を設けた回路である。この各位相同
期ループ回路は、位相比較器・ループフィルタ・電圧制
御発振器および電圧制御発振器の出力がクロック入力と
なるシフトレジスタとを有し、位相比較器の一方の入力
端子に、前記特定トラックのビット再生回路の出力であ
るビットクロックが共通に人力するとともに、他方の入
力端子に、前記シフトレジスタに入力された当該トラッ
クの再生信号が遅延された出力信号となって入力し、位
相同期ループを形成する。前記特定トラックの再生信号
と、前記各位相同期ループ回路の前記シフトレジスタの
出力信号とがスキューのない再生データ群として、本発
明のスキュー補正回路から送出される。
れているディジタル記録媒体のトラック再生信号のうち
の、特定の１トラツクの再生信号に対してビット再生回
路を、その他のトラックの各再生信号に対して個別的に
位相同期ループ回路を設けた回路である。この各位相同
期ループ回路は、位相比較器・ループフィルタ・電圧制
御発振器および電圧制御発振器の出力がクロック入力と
なるシフトレジスタとを有し、位相比較器の一方の入力
端子に、前記特定トラックのビット再生回路の出力であ
るビットクロックが共通に人力するとともに、他方の入
力端子に、前記シフトレジスタに入力された当該トラッ
クの再生信号が遅延された出力信号となって入力し、位
相同期ループを形成する。前記特定トラックの再生信号
と、前記各位相同期ループ回路の前記シフトレジスタの
出力信号とがスキューのない再生データ群として、本発
明のスキュー補正回路から送出される。
本発明によれば、各位相同期ループ回路の発振周波数を
高くとれば、シフトレジスタに人力するそのトラックの
再生信号は細かい時間精度で遅延することができる。位
相同期ループ回路は、この遅延されたトラックの再生信
号と特定の１トラツクの再生信号から抽出したすべての
位相比較器に共通々ビットクロックとを位相比較器によ
って位相比較をなし、特定の１トラツクの再生信号に、
その他のすべての再生信号とがビット的に位相が同一に
なるように同期させる動作をする。
高くとれば、シフトレジスタに人力するそのトラックの
再生信号は細かい時間精度で遅延することができる。位
相同期ループ回路は、この遅延されたトラックの再生信
号と特定の１トラツクの再生信号から抽出したすべての
位相比較器に共通々ビットクロックとを位相比較器によ
って位相比較をなし、特定の１トラツクの再生信号に、
その他のすべての再生信号とがビット的に位相が同一に
なるように同期させる動作をする。
本発明では、シフトレジスタによる遅延を行なって、各
トラックの再生信号は特定トラックの再生信号と１ビッ
ト遅れ、あるいは２ビット遅れで位相を合わせる。しか
し、このビット遅れはデータの記憶内容が各々独立であ
ることが通常であるから何ら問題がない。ビット的に同
位相になれば、データのディジタル処理を容易に行なう
ことができる。なお、ビットクロックを取りだすために
、記録内容に無関係な特別の信号を１トラツク分用意す
るようにしてもよい。
トラックの再生信号は特定トラックの再生信号と１ビッ
ト遅れ、あるいは２ビット遅れで位相を合わせる。しか
し、このビット遅れはデータの記憶内容が各々独立であ
ることが通常であるから何ら問題がない。ビット的に同
位相になれば、データのディジタル処理を容易に行なう
ことができる。なお、ビットクロックを取りだすために
、記録内容に無関係な特別の信号を１トラツク分用意す
るようにしてもよい。
上述の・ように、本発明の回路構成は極めて簡単であり
、大容量のメモリ、および複雑なメモリ駆動回路を要せ
ず、しかも電圧制御発振器の周波数を高くしシフトレジ
スタの段数を連路に定めれば極めて高い精度で、スキュ
ーをなくすことができる。
、大容量のメモリ、および複雑なメモリ駆動回路を要せ
ず、しかも電圧制御発振器の周波数を高くしシフトレジ
スタの段数を連路に定めれば極めて高い精度で、スキュ
ーをなくすことができる。
発明を実施するための最良の形態
以下、第１図、第２図を参照して本発明の詳細な説明す
る。第１図は、デイジタルオーデ゛イオテープでに個の
トラックで記録され、これをに個の磁気ヘッドで再生す
る場合の回路ブロック図を示す。信号ａｌ、ａ２．・・
・ａｋは添字の番号の各ヘッドからの再生孤立波信号で
ある。これらの信号は前置増幅・波形等化・識別再生さ
れて、ディジタル再生信号ａｌＯ，・・・ａｋｏとして
本発明のスキュー補正回路に入力する。いまトラック１
の段の再生信号ａｌｏに対してビット再生回路１を設け
るものとする。ビット再生回路１は通常の位相同期ルー
プ回路゛（以下ではＰＬＬ回路という）で、位相比較器
１１ 、ループフィルタ（低域ｐ波器）１２．電圧制御
発振器１３から構成されている。第２図のタイムチャー
トに示すように、再生信号ａｌＯからビットクロックφ
が抽出される。また再生信号ａｔ（ｌはそのま〜第１段
の再生データ（ａ、、）として出力される。第２段〜第
に段の各段に通常のＰ Ｌ Ｌ回路と異なるが、原理的
には位相同期ループを構成する回路２゜３、・・・ｋが
設けられるＣ以下では変形ＰＬＬ回路という）。第２段
の変形ＰＬＬ回路２について説明すると、位相比較器２
１．ループフィルタ２２ 、 ′ｔＬ圧制圧制御発振器
液続され、との′亀圧制御発振器乙の発振出力Ａ。８ｏ
がＮビットのシフトレジスタ別にクロック伯゛号として
入力する。と〜でシフトレジスタ冴には第２段の再生信
号＆２０が入力しているので、再生信号ａ２０はＮ段シ
フトして、発振出力Ａ Ｏ２０の周期をＮ倍した時間だ
け遅延し再生データ〔ａ２ｏ〕としてこの変形ＰＬＬ回
路２から送出されるとともに、内部的には位相比較器２
１の一方の入力端子に入る。位相比較器２１の他方の入
力端子には、第１段のビット再生回路１で抽出されたピ
ットクロックφが入力されている。従ってピットクロッ
クφと再生データ（Ａ２．）が同位相でないと、位相比
較器２１で位相差が検出され、電圧制御発振器るは発振
周波数を変え、シフトレジスタ冴の遅延量が変わる。そ
の結果シフトレジスタ冴に人力した再生信号ａ２ρの遅
延時間が変わって位相比較器２１に入力するのでピット
クロックφと再生データ（Ａ２．）とが同期することに
々る。第２図の再生信号８２０の各ビットの信号をＡ＋
＋ Ａ２ ＊・・・とすると再生データ（ａｇｏ ）
は再生データ（ａｇｏ） に１ビツトおくれた時点でビ
ット的に同期する。第３段目の再生信号ａ３０について
も同様に、その各ビットの信号Ｂｌｅ Ｂ２ ｔ・・・
は再生データ（ａ、、）に同期する。ただしこのときは
スキューが大きいので２ビツトおくれだ時点で同期して
いる。
る。第１図は、デイジタルオーデ゛イオテープでに個の
トラックで記録され、これをに個の磁気ヘッドで再生す
る場合の回路ブロック図を示す。信号ａｌ、ａ２．・・
・ａｋは添字の番号の各ヘッドからの再生孤立波信号で
ある。これらの信号は前置増幅・波形等化・識別再生さ
れて、ディジタル再生信号ａｌＯ，・・・ａｋｏとして
本発明のスキュー補正回路に入力する。いまトラック１
の段の再生信号ａｌｏに対してビット再生回路１を設け
るものとする。ビット再生回路１は通常の位相同期ルー
プ回路゛（以下ではＰＬＬ回路という）で、位相比較器
１１ 、ループフィルタ（低域ｐ波器）１２．電圧制御
発振器１３から構成されている。第２図のタイムチャー
トに示すように、再生信号ａｌＯからビットクロックφ
が抽出される。また再生信号ａｔ（ｌはそのま〜第１段
の再生データ（ａ、、）として出力される。第２段〜第
に段の各段に通常のＰ Ｌ Ｌ回路と異なるが、原理的
には位相同期ループを構成する回路２゜３、・・・ｋが
設けられるＣ以下では変形ＰＬＬ回路という）。第２段
の変形ＰＬＬ回路２について説明すると、位相比較器２
１．ループフィルタ２２ 、 ′ｔＬ圧制圧制御発振器
液続され、との′亀圧制御発振器乙の発振出力Ａ。８ｏ
がＮビットのシフトレジスタ別にクロック伯゛号として
入力する。と〜でシフトレジスタ冴には第２段の再生信
号＆２０が入力しているので、再生信号ａ２０はＮ段シ
フトして、発振出力Ａ Ｏ２０の周期をＮ倍した時間だ
け遅延し再生データ〔ａ２ｏ〕としてこの変形ＰＬＬ回
路２から送出されるとともに、内部的には位相比較器２
１の一方の入力端子に入る。位相比較器２１の他方の入
力端子には、第１段のビット再生回路１で抽出されたピ
ットクロックφが入力されている。従ってピットクロッ
クφと再生データ（Ａ２．）が同位相でないと、位相比
較器２１で位相差が検出され、電圧制御発振器るは発振
周波数を変え、シフトレジスタ冴の遅延量が変わる。そ
の結果シフトレジスタ冴に人力した再生信号ａ２ρの遅
延時間が変わって位相比較器２１に入力するのでピット
クロックφと再生データ（Ａ２．）とが同期することに
々る。第２図の再生信号８２０の各ビットの信号をＡ＋
＋ Ａ２ ＊・・・とすると再生データ（ａｇｏ ）
は再生データ（ａｇｏ） に１ビツトおくれた時点でビ
ット的に同期する。第３段目の再生信号ａ３０について
も同様に、その各ビットの信号Ｂｌｅ Ｂ２ ｔ・・・
は再生データ（ａ、、）に同期する。ただしこのときは
スキューが大きいので２ビツトおくれだ時点で同期して
いる。
発振出力Ａｏｓｃ 、 ＢＯ８Ｃは第２図で図上で見易
いように誇張して間隔を広く示している。電圧制御発振
器２３ 、３３ 、・・・の自走発振周波数を共通に定
めて、その前後で、周波数が変動して同期をとるが、シ
フトレジスタ２４ 、３４ 、の段数を同一にとってお
くので、前記のようにピットクロックφに対して１ビツ
ト、ないし２ビツトで同期がとられる。
いように誇張して間隔を広く示している。電圧制御発振
器２３ 、３３ 、・・・の自走発振周波数を共通に定
めて、その前後で、周波数が変動して同期をとるが、シ
フトレジスタ２４ 、３４ 、の段数を同一にとってお
くので、前記のようにピットクロックφに対して１ビツ
ト、ないし２ビツトで同期がとられる。
各再生信号のうち再生信号ａｌＯはそのま又再生データ
〔ａｌｏ〕として、その他の信号は各段のシフトレジス
タ２４ 、３４ 、・・・の出力信号を再生データ（Ａ
２０） ｒ ［ａ３ｏ） ｌ・・・とじて送出す。
〔ａｌｏ〕として、その他の信号は各段のシフトレジス
タ２４ 、３４ 、・・・の出力信号を再生データ（Ａ
２０） ｒ ［ａ３ｏ） ｌ・・・とじて送出す。
前述したように各トラックの信号の記録内容は互に関係
がなく、ビット同期がなされていればよい。なおテープ
走行方向に対するジッタにはビットクロック再生回路１
で対処すればよい。
がなく、ビット同期がなされていればよい。なおテープ
走行方向に対するジッタにはビットクロック再生回路１
で対処すればよい。
すなわち電圧制御発振器１３を水晶発振器として、水晶
発振精度になすことができる。そのとき他の再生データ
（ａ２ｏ ）、 （ａ３ｏ ３．・・・もジッタを除去
できることになる。
発振精度になすことができる。そのとき他の再生データ
（ａ２ｏ ）、 （ａ３ｏ ３．・・・もジッタを除去
できることになる。
図面は実施例を示し、第１図は回路ブロック図、第２図
はタイムチャートの１部を示した図である。 １・・・ピット再生回路、 ２〜ｋ・・・変形ＰＬＬ（位相同期ループ）回路、１１
、２１、〜に１・・・位相比較器、１２ 、２２、〜
に２・・・ループフィルタ、１３ 、２３、〜に３・・
・電圧制御発振器、２４ 、３４、〜に４・・・シフト
レジスタ。 特許出願人 日本電気ホームエレクトロニクス株式会社
代理人 弁理士 佐 藤 秋 比 古
はタイムチャートの１部を示した図である。 １・・・ピット再生回路、 ２〜ｋ・・・変形ＰＬＬ（位相同期ループ）回路、１１
、２１、〜に１・・・位相比較器、１２ 、２２、〜
に２・・・ループフィルタ、１３ 、２３、〜に３・・
・電圧制御発振器、２４ 、３４、〜に４・・・シフト
レジスタ。 特許出願人 日本電気ホームエレクトロニクス株式会社
代理人 弁理士 佐 藤 秋 比 古
Claims (1)
- 【特許請求の範囲】 複数のトラックにビット位置が同一に記録されたディジ
タル記録媒体から、マルチヘッドにより複数のトラック
のディジタル信号を同時に再生する方式において、 特定の１トラツクの再生信号に対してビット再生回路を
、その他のトラックの各再生信号に対して個別的に位相
同期ループ回路を設けた回路であって、 前記各位相同期ループ回路は、位相比較器・ループフィ
ルタ・電圧制御発振器および該電圧制御発振器の出力が
クロック入力となるシフトレジスタとを有し、前記位相
比較器の一方の入力端子に、前記ビット再生回路の出力
であるビットクロックが共通に入力するとともに、他方
の入力端子に前記シフトレジスタに入力された当該トラ
ックの再生信号が遅延された出力信号となって入力し、
位相同期ループが形成され。 ことによって、前記特定トラックの再生信号と前記各位
相同期ループ回路の前記シフトレジスタの出力信号とが
スキューのない再生データ群として送出されることを特
徴とするマルチヘッド再生信号のスキュー補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5437184A JPS60201577A (ja) | 1984-03-23 | 1984-03-23 | スキユ−補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5437184A JPS60201577A (ja) | 1984-03-23 | 1984-03-23 | スキユ−補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201577A true JPS60201577A (ja) | 1985-10-12 |
| JPH0376556B2 JPH0376556B2 (ja) | 1991-12-05 |
Family
ID=12968805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5437184A Granted JPS60201577A (ja) | 1984-03-23 | 1984-03-23 | スキユ−補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201577A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453253A2 (en) * | 1990-04-20 | 1991-10-23 | International Business Machines Corporation | Timing signal generator for signal processing system |
| US5206769A (en) * | 1990-04-20 | 1993-04-27 | International Business Machines Corporation | Method for controlling a plurality of phase-lock loops from a common frequency control |
| EP0608014A2 (en) * | 1993-01-20 | 1994-07-27 | Koninklijke Philips Electronics N.V. | Arrangement for reproducing n digital signals from n adjacent tracks on a record carrier |
-
1984
- 1984-03-23 JP JP5437184A patent/JPS60201577A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453253A2 (en) * | 1990-04-20 | 1991-10-23 | International Business Machines Corporation | Timing signal generator for signal processing system |
| US5206769A (en) * | 1990-04-20 | 1993-04-27 | International Business Machines Corporation | Method for controlling a plurality of phase-lock loops from a common frequency control |
| EP0608014A2 (en) * | 1993-01-20 | 1994-07-27 | Koninklijke Philips Electronics N.V. | Arrangement for reproducing n digital signals from n adjacent tracks on a record carrier |
| EP0608014A3 (en) * | 1993-01-20 | 1995-02-15 | Philips Electronics Nv | Device for reproducing n digital signals from n adjacent tracks on a recording medium. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376556B2 (ja) | 1991-12-05 |
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