JPS6062241A

JPS6062241A - 位相制御回路

Info

Publication number: JPS6062241A
Application number: JP58168146A
Authority: JP
Inventors: Kouji Kaniwa; 耕治鹿庭; Shigeyuki Ito; 滋行伊藤; Yoshizumi Wataya; 綿谷　由純
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-09-14
Filing date: 1983-09-14
Publication date: 1985-04-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、積分回路全構成要素に持つ位相制御回路に関
するものであり、特にディジタル信号のクロック位相制
御およびその回路のＩＣ化に好適な位相制御回路に関す
るものである。

〔発明の背景〕

近年のビデオテープレコーダ（ＶＴＲ）は、磁気記録密
度の向上により小型化の傾向にある。

これに伴い、磁気テープの走行速度や記録トラック幅は
減少しつつある。

その結果、音声信号を固定ヘッドにて、高周波バイアス
法で記録する方法では、周波数帯域幅の減少率再生Ｓ／
Ｎの劣化および、ワウ・フラッタ特性の劣化等の再生音
質劣化を生じてし甘う。

これらの劣化を防止する一つの方法として、音声信号を
ＰＣＭ信号に変摸して、回転ヘッドを用いてオーバラッ
プ部（同時に復数のヘッドが磁気テープ上を走査する期
間）に記録する方法が知られている。この記録方式にお
けるＰｃｔ■信号の変調方式の一つに、バイフェーズマ
ーク変調方式がある。

このパイフェーズマーク変調方式は、例えば１日経エレ
クトロニクスＪ　１９７８年１２月号のｐ。

１２８にも記載されている様に、磁化反転間隔を最小で
ビット周期（Ｔ）の１／２に、最大でビット周期に等し
くする方法であり、したがって、クロックの再生やデー
タの復調が容易であるという特徴を持っている。

この変調方式により得られるバイフェーズマーり信号の
波形を第１図に示す。同図において（１）はＰＣＭ信号
のビット周期Ｔのシリアルデータ列を示し、（２）はこ
のシリアルデータ列に基づいてバイフェーズマーク変調
された信号を示す。

この図に示す様に、バイフェーズマーク変調方式は、デ
ータの境界で常に状態反転をさせ、かつデータ′１“に
対しては、データ境界より時間が０．５Ｔ遅れた時点で
状態反転をさせる方式である。

このバイフェーズマーク変調方式を用いて磁気記録され
た信号を、元のバイフェーズマーク信号に復元するため
の再生回路の一例を第２図に示す。なお、第１図（３）
から（５）は、第２図の再生回路によって信号を再生し
た場合の各部の近似的な波形を示している。

第２図において、磁気ヘッド２によって磁気テープ１よ
り再生された信号は、再生増幅器３で増幅され、再生等
化器４によって波形等化されて第１図の（６）に示す波
形となる。これは、磁気記録した信号の再生過程におけ
る微分特性と帯域制限特性のために、第１図の（２）に
示す記録信号のエツジＥ＋　＋　Ｅ２　＋・・・に対応
するインパルス成分がなめらかになったものである。

この信号（３）は、微分特性と逆の特性を持った積分回
路５によって積分され、第１図の（４）のような出力信
号になる。この積分回路５の出力信号（４）は、リミッ
タ１０によってリミット増幅され第１図の（５）に示す
ように、前記第１図の（２）に示す記録信号に対応する
パイフェーズマーク信号に復元される。

しかし、この復元されたパイフェーズマーク信号（５）
は、符号量干渉やジッタ雑音の影響を受けているので、
この信号（５）の最良なデータ識別点（データの境界よ
り時間が、０．２５　Ｔ　、　０．７５Ｔ遅れた点）で
再識別を行ない、データ再生をする必要がある。

上記のデータ識別に際し、実際のデータ識別点が、復元
された信号（５）の最良識別点からずれていた場合、デ
ータの符号誤り率が大幅に劣化するという実験結果が得
られている。

そのため、上記のデータ再生を行なうデータ識別回路で
は、フェーズロックドループ（以下ＰＬＬと記す。）に
よって再生されたクロック信号の位相を、実際にデータ
の識別を行なう回路の入力段階で、前記復元されたデー
タ信号（５）の位相と同期させる必要がある。

このため、再生されたクロック信号の位相をデータ信号
（５）と位相同期させるための位相制御回路を備えたデ
ータ識別回路が考えられている。

第３図に、上記のデータ識別回路の一例を示す。

第３図において、入力端子１００より入力される復元さ
れたデータ信号５０は、リミッタ１０によりリミット増
幅されてデータパルス５１　、ｌ！：　ナル。

このデータパルス５１は、位相検波回路１２に入力され
、電圧制御型発振器（以下、■ＣＯと記す。）１４の出
力信号５６と位相比較される。

この位相検波回路１２の検波出力５４は、ローパスフィ
ルタ（以下、ＬＰＦと記す。）１６により高周波成分を
減衰され、上記ＶＣＯ１４に制御信号として入力される
。

以上の位相検波回路１２．　ＬＰＦ１３．　ＶＣＯ１４
１”ｊ：、ＰＬＬｋ構成しており、データパルス５１に
基づいたクロックを再生している。

一方、もう一つの位相検波回路３０は、データパルス５
１とクロックパルス６０とを供給されており、この両パ
ルスの位相比較を行なっている１、この位相検波回路６
０の検波用カフ０は、ＬＰＦ３１により高周波成分を減
衰された後、位相シフト回路１Ｂに制御信号７１として
入力される。

位相シフト回路１８は、Ｄ型フリップフロップ（以下、
Ｄ−ＦＦと記す）等が用いられるデータ識別回路２０の
入力段階で、データパルス５１とクロックパルス６０の
位相が同期するように、Ｐ　Ｌ　Ｌで再生されたクロッ
ク５６の位相シフトを行なっている。

以上の位相検波回路３０．ＬＰＦ３１．位相シフト回路
１８は、上述のようにクロックの位相制御回路を構成し
ている。

リミッタ１９は、上記の位相制御回路によって位相シフ
トされたクロック５９をリミット増幅し前記のクロック
パルス６０にしている。識別回路２００出力６２は、再
生されたデータパルスである。

以上に説明したデータストローブ回路における、位相制
御回路を構成する位相シフト回路の一般的な例を第４図
に示す。

第４図において破線１８で囲まれた部分が位相シフト回
路である。この位相シフト回路以外の部分は、上述の第
６図に用いた位相制御回路の説明と同様であり、ここで
の説明は省略する。

第３図におけるＰＬＬにより再生されたクロック５６は
、第４図の入力端子１１３より入力されベクトル加算回
路３２に第１の信号として印加されると共に、インバー
タ３３及びミラー積分回路１６にも入力される。インバ
ータ３３は、再生クロック５６の位相を反転し、その反
転クロック７２をベクトル加算回路３２に入力している
。

ミラー積分回路１６は、再生クロック５６より９０度位
相が遅延した遅延クロック５７を作っておりその出力信
号をベクトル加算回路３２に第２の信号として印加し、
ｉ　ｋインバータ３４に入力してい２）インバータ６４
け、上記遅延クロック５７の位相を反転し、その迎延反
転クロック７３ｆベクトル加算回路６２に入力し７てい
る。

ベクトル加算回路３２は、位相がそれぞれ９０゜づつ異
なる上記４通りのクロックを、第３図で説明１７た位相
検波臼カフ１を用いてベクトル的に力ｐ＊’して位相シ
フトラ行なっている。

具体的な一例として、ベクトル加算回路６２の動作を第
５図に示す信号のベクトル図を用いて説明する。第５図
において矢印は、上記各クロックおよびぞの合成信号の
ベクトル（即ち位相おｊ：び振幅）を示［７ており、再
生クロック５６の位相を基準位相の零度としている。

い壕、クロック５６および遅延反転クロック７６の振幅
が等１．　＜、ベクトル加算化が等しいとすると、その
合成信号は第５図（１）のベクトルイとなる。又、クロ
ック５６と遅延クロック５７の合成は、同図のベクトル
ｅとなる。この場合位相θ１．θ２はそれぞれ４５度、
−４５度となる。

なお、同図（１）のベクトルａ、ｂ、ｃはクロック５６
．遅延反転クロック７３．遅延クロック５７のベクトル
を示している。

上記の４５度移相の合成信号ｄと、−４５度移相の合成
信号ｅは、制御信号７１により決まる加算比（１−Ｐ）
：Ｐ（０≦Ｐ≦１）で合成され、第５図（２）に示すベ
クトルｈとなる。第５図（２）の実線１は加算比を変え
ていった時の上記ベクトルｈの軌跡を示している。もし
Ｐが０２５であれば加算比は、０．７５　：　０．２５
となり位相シフト量θろは約２６度になる。

以上が、ベクトル加算型位相シフト回路の一例であるが
、これらのミラー積分回路を用いる位相シフト回路には
、以下の様な問題点がある。

ミラー積分回路１６の時定数を決定するコンデンサおよ
び抵抗のバラツキにより、ミラー積分回路の出力振幅が
ばらついてしまう。このためベクトル加算回路３２に入
力される遅延クロック５７および遅延反転クロック７乙
の振幅がばらつき位相シフト回路１８の出力振幅および
可能な位相シフト範囲が定まらなくなる。

特にミラー積分回路１６をＩＣ内の素子を用いて構成し
た場合には、積分時定数のバラツキは極めて大きなもの
となってしまう。

したがって、上記の位相シフト回路１８を用いた位相制
御回路においては、位相制御範囲および出力振幅の変動
範囲が一定にならなくなってしまう。その結果、データ
の識別に際して識別点がばらつくこととなり、データの
符号誤り率を大きくさせてしまう欠点がある。

〔発明の目的〕

本発明は前述の欠点を除去するためになされたものであ
り、その目的はミラー積分回路における出力振幅のバラ
ツキが、制御特性に影響を与えることがなく、しかも回
路規模の小さな位相制御回路を提供することにある。

〔発明の概要〕

前記の目的を達成するために、本発明は、復元されたデ
ータ信号からＰＬＬで再生されたクロック信号を入力す
るミラー積分回路と、前記クロック信号が第１の信号と
して印加されぐ前記積分回路の出力信号が第２の信号と
して印加され、前記データ信号に基づいて作成された制
御信号にしたがって前記第１の信号と第２の信号とを合
成して出力する位相シフト回路とを少々くとも備えた位
相制御回路において、上記のミラー積分回路をＰ　Ｌ　
Ｌに用いられるＶＣＯを構成するために必要なミラー積
分回路と兼用しこのミラー積分回路の積分時定数のバラ
ツキによる出力振幅の変動を、該ミラー積分回路の出力
信号を自動利得制御回路（以下、ＡＧＣ回路と記す。）
に通す事によって抑え、これによって、上記位相シフト
回路におけるミラー積分回路の出力振幅のバラツキによ
る影響をなくし、位相制御回路の位相制御範囲および出
力振幅の変動範囲を一定に保ち、データの識別に際して
クロックとデータとの位相同期のバラツキをなくする点
に特徴がある。

〔発明の実施例〕

以下に図面を参照して、本発明の詳細な説明する。第６
図は本発明の一実施例のブロック図で、前記第３図と同
一の符号は、同一または同等部分をあられしている。

第６図は、本発明を適用したパイフェーズマーク変調方
式で磁気記録された音声信号の、再生に用いるデータス
トローブ回路の一例であり破線で囲んだ部分はＩＣ構成
とされている。

第６図Ｖこおいて、復元されたデータ信号５０は入力端
子１００より入力され、リミッタ１０にてリミット増幅
されてデータパルス５１となる。このデータパルス５１
は、遅延回路１１に入力され、時間τだけ遅延された遅
延データパルス５２となる。

この遅延データパルス５２及び、上記データパルス５１
が入力されているイクスクルーシプオア回路（以下、Ｅ
ｘ−ＯＲ回路と記す。）２５は、データパルス５１の位
相情報ヲ持ったエツジパルス５３を作っている。

位相検波回路としてのサンプル・ホールド回路１２は、
バッファ１５を通ったＶＣ’０１４の出力信号５５ヲ、
上記エツジパルス５６でサンプルホールドしており、実
質的に遅延データパルス５２とバッファ１５の出力信号
５６との位相検波を行なっている。

このサンプル・ホールド回路１２の出力５４が入力され
ている増幅器１３およびこの増幅器１３に接続されてい
る抵抗Ｒ１，Ｒ２と出力端子１０１゜１０２に接続され
ているコンデンサＣＩ、Ｃ２゜抵抗Ｒろはループフィル
タを構成している。

このループフィルタにより、高周波成分の減衰された位
相検波出力（サンプル・ホールド回路の出力）が、制御
信号としてＶ　Ｃ０１４に入力されている。

本実施例のＶ　Ｃ０１４は、出力端子１０３及び１０４
に接続されているコンデンサＣ３，コイルＬ１により構
成されるタンク回路を用いたＬＣ発振器である。周波数
の制御は、ミラー積分回路１６を用いて、第５図で説明
した位相シフト方式により、帰還される信号の位相を、
制御信号に基づいて制御して行なっている。

以上のサンプル・ホールド回路１２．ループフィルタ、
ＬＣベクトル加算型ＶＣＯ１４は、ＰＬＬ全構成ｌ〜で
おり、データパルス５１に基づいたクロックを再生して
いる。

ミラー積分回路１６は、バッファ１５を通ったＶＣＯ１
４の出力つまり再生クロック５６を積分することＶＣよ
り、位相２９０度遅延している。このミラー積分回路１
６の出力５７は、ＬＣベクトル加算型ＶＣＯ１４に帰還
されるとともに、ＡＧＣ回路１７に入力される。

ＡＧＣ回路１７では、積分定数のバラツキによる上記ミ
ラー積分回路１６の出力５７の振幅バラツキを抑え、一
定の振幅にしてベクトル加算型位相シフト回路１日に第
２の信号５８として入力している。

今、ベクトル加算型位相シフト回路１８として第４図で
説明した回路を用い、ミラー積分回路１６の積分定数の
バラツキが＋６　ｄＢとした時のＡＧＣ回路１７の効果
について第７図を用いて説明する。

第７図の（１）は、ミラー積分回路１６の出力振幅が、
再生クロック５６の振幅に比べ＋６　（１Ｂである場合
における位相シフト回路１８の出力信号のベクトル軌跡
を示している。

これに対して同図（２）は、ミラー積分回路１６の出力
振幅が、再生クロック５６の振幅に比べ一６ｄＢである
場合を示している。

第７図中のａは、ＶＣＯｉ４の出力である再生クロック
５６ヲ示し、ｂｌとｂ２はミラー積分回路１６の出力で
ある遅延クロック５７を、ｃｌとｃ２は遅延反転クロッ
ク７３を示している。ｄｌとｄ２は、ｂｌとａおよびｂ
２とａを合成したものであり、ｅｌとｅ２はｃｌとａお
よびｃ２とａ’５合成し７たものである。

位相シフト回路１８の出力信号５９は、上記のｄｌと０
１やｄ２とｅ２を、制御信号７１にしたがってベクトル
加算したものであり、その出力信号５９のベクトル軌跡
は第７図（１）、（２）の１１゜■２のようになる。

この様に、ミラー積分回路１６の出力が＋６（１Ｂばら
ついた場合には、位相シフト範囲が＋６３．４゜出力振
幅の変動が７　ｄｌ（に力る。２反対に、ミラー積分回
路１６の出力が一６ｄＢばらついた場合には位相シフト
範囲が±２６６°、振幅変動が２ｄ１３に々る。

しかしながら、ＡＧＣＩ！：＋］路１７によって、ミラ
ー積分回路１６の出力振幅のバラツキを抑えれば第７図
（１）、（２）の点線で示したように、位相シフト回路
１８の位相シフト範囲は±４５°に、出力振幅の変動は
３ｄ１３に保つことができる。

なお、本実施例では、積分回路としてミラー積分回路を
用いたが、他の秋分回路を用いた場合においても同様の
効果が得られる事は明らかである。

つぎに、前記の遅延データパルス５２とクロックパルス
６０との位相検波回路について、第８図の入出力波形図
を用いて説明する。

クロックパルス６０は、前記Ｐ　Ｌ　Ｌで再生されたク
ロック（ＶＣＣＮ４の出力５６のこと）が位相シフト回
路１８で位相シフトされた後、リミッタ１９でリミット
増幅されて矩形波になったものである。

第８図において、（１）は、ＰＣＭ信号のピット周期の
シリアルデータ列を示し、同図（２）から（１１）は、
位相検波回路を構成する各ブロックの入出力信号の波形
を示す。

なお、この位相検波回路の出力を積分したものが、上記
位相シフト回路１８の制御信号６５および６６である。

この位相検波回路は、第６図におけるＤ−Ｆ、Ｆ’。

２０．２１　とＥｘ−ＯＲ回路２４．２５およびインバ
ータ２６Ｖこより構成されている。

一４ｔ”、遅延データパルス５２とクロックパルス６０
の位相が完全Ｖこ同期して、位相のずれが零の場合につ
いて説明する。

この場合における遅延データパルス５２とりロックパル
ス６０の状態は、蕗８図における（３）と（２）であり
、これらの信号が入力しているＤ−Ｆ’、　Ｆ。

２０の出力６２は、第８図（６）に示す様なりロックパ
ルス６０の立ち上がりエツジに位相同期した信号となる
。

この出力６２及び上記遅延データパルス５２の入力され
ているＥｘ−ＯＲ回路２４の出力６３は、第８図の（７
）に示す信号となる。

Ｄ−Ｆ、Ｆ、２０の出力６２および反転されたクロック
パルスが入力されているＤ−Ｆ、Ｆ、２＋の出力６１け
、第８図の（１０）に示すように、Ｄ−Ｆ、Ｆ、　２０
　（７）出力６２がＴ／４　（Ｔはビット周期）だけ遅
延した信号となっている。このＤ−Ｆ、Ｆ、２１の出力
６１および上記遅延データパルス６２の入力されている
Ｅｘ−ＯＲ回路２５の出力６４は、第８図の（１１）に
示す信号となる。

このＥｘ−ＯＲ回路２５の出力６４ば、上記Ｅｘ−ＯＲ
回路２４の出力６６をＴ／４遅延した信号となっている
。したがって、これらの信号６３．６／ｌ−それぞれ抵
抗Ｒ４，Ｒ５と出力端子１０７，１０６に接続している
コンデンサＣ５，Ｃ６で積分すれば等しい電圧となる。

つぎに、クロックパルス６ｏに対して遅延データパルス
５２が、遅れている場合と進んでいる場合について説明
する。

第８図において、（２）と（４）の状態が上記の遅れて
いる場合であり、（２）と（５）の状態が進んでいる場
合である。

このようにクロックパルス６ｏと遅延データパルス５２
との位相がずれている場合は、その位相のずれ量に応じ
て、前記のＥｘ−ＯＲ回路２４の出力６３が変化する。

例えば、上記の遅れている場合は、第８図の（８）に示
すようにパルス幅が狭くなり、反対に進んでいる場合は
（９）に示すようにパルス幅が広くなる。

そのため、この信号６３を抵抗Ｒ４と出力端子１０７に
接続されているコンデンサＣ５とで積分すれば、この積
分信号６５は上記の遅れている場合は低い電圧に、進ん
でいる場合は高い電圧となる。

一方、Ｅ　ｘ　−ＯＲ回路２５の出力６４は、クロック
パルス６０と遅延データパルス５２との位相のずれに関
係なく、第８図の（１１）に示すようなパルス幅が一定
の信号となる。したがって、この信号６４を抵抗Ｒ５と
出力端子１０６に接続されているコンデンサＣ６とで積
分した信号６６は、前記のＥＸ−ＯＲ回路２４の出力６
５を積分した信号６５に対する基準信号となる。

以上の位相検波回路と、ベクトル加算型位相シフト回路
１８は位相制御回路を構成しており、前記遅延データパ
ルス５２に位相同期するようにクロックパルス６０の位
相を制御している。

位相検波回路に用いられているＤ−Ｆ、Ｆ、２０の出力
６２は、クロックパルス６０を基準にして遅延データパ
ルス５２のデータ識別をしたデータ再生信号である。

捷だ、このデータ再生信号６２と、このデータ再生信号
６２にイ☆相同期しているクロックパルス６０は、出力
回路２２に入力され、必要々レベルに増幅されて、出力
端子１０９　、１０８よりＰＣＭ信号の復調回路（図示
せず）に出力する。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、つぎ
のような効果が達成される。

（１）　積分回路における積分定数のバラツキに対する
調′節が不要である。

（２）位相シフト回路の位相シフト範囲、および出力振
幅の変動量を一定にすることができ、位相制御回路の制
御特性が一定となる。

（３）積分時定数を決定する容量、および抵抗の絶対的
精度を出すことが難しいＩＣ化に際し設計余裕度が大き
くなる。

（４）上述の積分回路を、■ＣＯに用いられている積分
回路と兼用しているため、素子数が少なくなって回路構
成が簡略化される。

【図面の簡単な説明】

第１図は、バイフェーズマーク信号および磁気記録され
たバイフェーズマーク信号の再生過程における波形を示
した波形図、第２図は、磁気記録されたバイフェーズマ
ーク信号の再生装置を示すブロック図、第６図は、伝送
されたディジタル信号のデータストローブ回路のブロッ
ク図、第４図は、データストローブ回路に用いられるク
ロック位相制御回路のブロック図、第５図はベクトル加
算型の位相シフト回路を説明するベクトル図、第６図は
、本発明の位相制御回路を適用（７たデータストローブ
回路のブロック図、第７図は、ミラー積分回路の出力が
ばらついた場合の、位相シフト回路の出力信号を示すベ
クトル図、第８図は、クロック位相制御に用いる位相検
波回路を構成する各ブロックにおける入出力波形を示す
波形図である。１・・テープ　２・・・ヘッド３・再生増幅器　４・再生等化器５・・・積分回路　１０．　Ｈ’・・・リミッタ１２．
５０・・位相検波回路１３．３１　ローパスフィルタ１４・・・電圧制御型発振器１５・・・バッファ　１６・　ミラー粕分回路１７　自
動利得制御回路１８・ベクトル加賀型位相シフト回路嵩　１　図；工：鷺　２　図ｒ）第　３　旧）００ノゝ露Ｓ：弘　ｌ第５図（２）、ｑｏ’ −９σ 十９σ 一６σ 兎　７　図（２）１９０゜ −−−−７：　−−−−−−−−−”：＝９σ

Claims

【特許請求の範囲】

（１）復元されたデータ信号からフェーズロックドルー
ズで再生された。クロック信号を入力する積分回路と、
前記クロック信号が第１の信号として印加され、前記積
分回路の出力信号が第２の信号として印加され、前記デ
ータ信号に基づいて作成された制御信号にしたがって前
記第１の信号と第２の信号とを合成して出力する位相シ
フト回路とを少ガくとも備えた位相制御回路において、
前記積分回路の出力信号を入力する自動利得制御回路を
設け、この自動利得制御回路の出力信号を前記第２の信
号として前記位相シフト回路に印加するように構成した
ことを特徴とする位相制御回路。
（２）　Ｍ分目路がフェーズロックドループに用いられ
ている積分回路と兼用されることを特徴とする特許制御回路。
（３）第１の信号が、この第１の信号と第２の信号との
ベクトル合成した信号を正帰還させるように構成した電
圧制御型発振器の出力信号でちることを特徴とする前記
特許請求の範囲第１項記載の位相制御回路。
（４）　積分回路がミラー積分回路であることを特徴と
する前記特許請求の範囲第１項記載の位相制御回路。