JPS62292018A - デ−タクロツク再生回路 - Google Patents
デ−タクロツク再生回路Info
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- JPS62292018A JPS62292018A JP61134746A JP13474686A JPS62292018A JP S62292018 A JPS62292018 A JP S62292018A JP 61134746 A JP61134746 A JP 61134746A JP 13474686 A JP13474686 A JP 13474686A JP S62292018 A JPS62292018 A JP S62292018A
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- circuit
- signal
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- pll circuit
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- 238000011084 recovery Methods 0.000 claims description 11
- 230000008929 regeneration Effects 0.000 claims description 8
- 238000011069 regeneration method Methods 0.000 claims description 8
- 230000006866 deterioration Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 13
- 238000003708 edge detection Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
Ａ、産業上の利用分野
本発明は、ディジタル磁気記録／再生装置において、磁
気テープから再生された信号から正確なデータを再生す
るために、データのトランジェントに位相ロックしたデ
ータクロックを抜き出すデータクロック再生回路に関す
る。
気テープから再生された信号から正確なデータを再生す
るために、データのトランジェントに位相ロックしたデ
ータクロックを抜き出すデータクロック再生回路に関す
る。
Ｂ０発明の概要
再生部にドロップアウト検出回路を有し、信号の欠落持
に ＰＬＬ 回路の電圧制御発振器（以下本明細書にお
いてはＶＣＯと略記する。）をロック時の中心周波数で
時期させるデータクロック再生回路。
に ＰＬＬ 回路の電圧制御発振器（以下本明細書にお
いてはＶＣＯと略記する。）をロック時の中心周波数で
時期させるデータクロック再生回路。
Ｃ０従来の技術
冒頭に述べた種類のデータクロック再生回路においては
、従来、第７図に示すＰＬＬ 回路を利用して、データ
に同期したデータクロックを作っている。第７図中、１
はエツジ検出回路、２ は位相比較器、３ は低域通
過フィルタ、４ は増幅器、５はＶＣＯを示す。第８図
はＰＬＬ ロック時のデータとデータクロックの関係を
示し、（ａ）はデータ、（ｂ）はデータクロックの波形
図である。磁気テープ上に記録されたデータの前には、
通常ＰＬＬ 回路をデータ信号前でロックするために、
ＰＬＬ 回路のロックインタイムを十分カバーする時間
のクロックが挿入されている。
、従来、第７図に示すＰＬＬ 回路を利用して、データ
に同期したデータクロックを作っている。第７図中、１
はエツジ検出回路、２ は位相比較器、３ は低域通
過フィルタ、４ は増幅器、５はＶＣＯを示す。第８図
はＰＬＬ ロック時のデータとデータクロックの関係を
示し、（ａ）はデータ、（ｂ）はデータクロックの波形
図である。磁気テープ上に記録されたデータの前には、
通常ＰＬＬ 回路をデータ信号前でロックするために、
ＰＬＬ 回路のロックインタイムを十分カバーする時間
のクロックが挿入されている。
したがって、ＰＬＬ 回路は、十分にロックした後、デ
ータクロックを再生することができる。しかし、磁気テ
ープの傷等によってドロップアウトが生じ、クロックが
再生できなかった場合には、ＰＬＬ 回路はロックして
いない状態からデータを読むから、ＰＬＬ 回路が安定
にロックするまでデータを正確に読むことができず、エ
ラー信号が多くなり、エラーレートを劣化させる場合が
ある。
ータクロックを再生することができる。しかし、磁気テ
ープの傷等によってドロップアウトが生じ、クロックが
再生できなかった場合には、ＰＬＬ 回路はロックして
いない状態からデータを読むから、ＰＬＬ 回路が安定
にロックするまでデータを正確に読むことができず、エ
ラー信号が多くなり、エラーレートを劣化させる場合が
ある。
Ｄ０発明が解決しようとする問題点
本発明の目的は、ドロップアウト等によって記録信号が
再生されなかった場合に、その期間ＰＬＬ 回路への入
力を停止し、ＰＬＬ 回路のｖＣＯがロック時の中央周
波数からずれることを防止して、ロックインタイムの悪
化を防ぎ、エラーレートの劣化を改善することを可能に
するデータクロック再生回路を提供することである。
再生されなかった場合に、その期間ＰＬＬ 回路への入
力を停止し、ＰＬＬ 回路のｖＣＯがロック時の中央周
波数からずれることを防止して、ロックインタイムの悪
化を防ぎ、エラーレートの劣化を改善することを可能に
するデータクロック再生回路を提供することである。
Ｅ０問題点を解決するための手段
上記目的を達成するために、本発明によるデータクロッ
ク再生回路は、再生部に設けられたドロップアウトを検
出する検出手段と、上記検出信号に応じて ＰＬＬ 回
路のｖＣＯをロック時の中心周波数の待期状態にする手
段とを含むことを要旨とする。
ク再生回路は、再生部に設けられたドロップアウトを検
出する検出手段と、上記検出信号に応じて ＰＬＬ 回
路のｖＣＯをロック時の中心周波数の待期状態にする手
段とを含むことを要旨とする。
本発明の有利な実施の態様においては、上記ＰＬＬ 回
路のｖＣＯをロック時の中心周波数の待期状態にする手
段はＰＬＬ 回路に入力される信号を停止する手段、ま
たはＰＬＬ 回路の低域通過フィルタの後に接続された
サンプル／ホールド回路から成り、ドロップアウトが生
じたとき。
路のｖＣＯをロック時の中心周波数の待期状態にする手
段はＰＬＬ 回路に入力される信号を停止する手段、ま
たはＰＬＬ 回路の低域通過フィルタの後に接続された
サンプル／ホールド回路から成り、ドロップアウトが生
じたとき。
正常時の低域通過フィルタの出力を保持するか、または
ドロップアウト検出回路によって制御される。ドロップ
アウトが生じたとき、ＰＬＬ 回路の位相比較器に基準
クロックを挿入するスイッチである。
ドロップアウト検出回路によって制御される。ドロップ
アウトが生じたとき、ＰＬＬ 回路の位相比較器に基準
クロックを挿入するスイッチである。
Ｆ０作用
第２図は本発明によるデータクロック再生回路の中で使
用されるドロップアウト検出回路の構成およびその接続
を示すブロック図で１図中、６はテープ、７はヘッド、
８ はロータリトランス。
用されるドロップアウト検出回路の構成およびその接続
を示すブロック図で１図中、６はテープ、７はヘッド、
８ はロータリトランス。
９ はヘッド増幅器、１０ は等化器、１１ は比較器
、１２ はドロップアウト検出出力を表わし、破線で囲
まれた部分がドロップアウト検出回路１３である。エン
ベロープ出力ＶｇがＥＴ以下になると、ドロップアウト
検出出力（ＤＰ）が出力される。Ｃと Ｒは第３図（ａ
）に示すＴ ｍａｗのパターンでもＶ［ＩがＥア以下に
ならないように時定数を設定する。第３図（ａ）はドロ
ップアウトがない時の等化器 １０ の出力、すなわち
ドロップアウト検出回路 １３ の入力信号の波形図で
、Ｔ ｍａＸは最大反転間隔、Ｔ、□、は最小反転間隔
を表わす。エンベロープは破線で示されている。Ｖｇは
常にＥＴよりも高いから ＤＰは発生しない。第３図（
ｂ）はドロップアウトがある時の入力信号の波形図で、
図中破線を施されている部分がドロップアウトによって
欠落した信号を表わす。図示のように、信号が欠落して
いる所でｖ８がＥＴよりも低くなり、同図（ｃ）に示す
ように、ドロップアウト検出出力（ＤＰ）が出力される
。
、１２ はドロップアウト検出出力を表わし、破線で囲
まれた部分がドロップアウト検出回路１３である。エン
ベロープ出力ＶｇがＥＴ以下になると、ドロップアウト
検出出力（ＤＰ）が出力される。Ｃと Ｒは第３図（ａ
）に示すＴ ｍａｗのパターンでもＶ［ＩがＥア以下に
ならないように時定数を設定する。第３図（ａ）はドロ
ップアウトがない時の等化器 １０ の出力、すなわち
ドロップアウト検出回路 １３ の入力信号の波形図で
、Ｔ ｍａＸは最大反転間隔、Ｔ、□、は最小反転間隔
を表わす。エンベロープは破線で示されている。Ｖｇは
常にＥＴよりも高いから ＤＰは発生しない。第３図（
ｂ）はドロップアウトがある時の入力信号の波形図で、
図中破線を施されている部分がドロップアウトによって
欠落した信号を表わす。図示のように、信号が欠落して
いる所でｖ８がＥＴよりも低くなり、同図（ｃ）に示す
ように、ドロップアウト検出出力（ＤＰ）が出力される
。
第４図（ａ）はドロップアウトがない時の再生時のヘッ
ド増幅器出力（上）とドロップアウト検出回路の出力（
下）、（ｂ）はドロップアウトがある時の再生時のヘッ
ド増幅器出力（上）とドロップアウト検出回路の出力（
下）を示す。
ド増幅器出力（上）とドロップアウト検出回路の出力（
下）、（ｂ）はドロップアウトがある時の再生時のヘッ
ド増幅器出力（上）とドロップアウト検出回路の出力（
下）を示す。
本発明によるデータクロック再生回路においては、この
ドロップアウト検出回路の出力がＰＬＬ回路のｖＣＯを
ロック時の中心周波数の待期状態にする。
ドロップアウト検出回路の出力がＰＬＬ回路のｖＣＯを
ロック時の中心周波数の待期状態にする。
Ｇ６実施例
以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
第１図は本発明によるデータクロック再生回路を含むデ
ィジタル磁気記録／再生装置のブロック図で、図中、第
２図と共通する引用番号は第２図におけるものと同じか
、またはそれに対応する部分を表わす。ＰＬＬ 回路
１４ は第７図に示す回路で、１５はゼロクロス比較器
、１６ はドロップアウトがない場合は ａ へ、ある
場合にはｂへ接続するスイッチである。
ィジタル磁気記録／再生装置のブロック図で、図中、第
２図と共通する引用番号は第２図におけるものと同じか
、またはそれに対応する部分を表わす。ＰＬＬ 回路
１４ は第７図に示す回路で、１５はゼロクロス比較器
、１６ はドロップアウトがない場合は ａ へ、ある
場合にはｂへ接続するスイッチである。
第１図に示す回路はつぎのように動作する。
ヘッド ７ から再生された信号は等化器 １０、ゼロ
クロス比較器 １５ を通ってディジタル信号に変換さ
れた後、ＰＬＬ 回路 １４ の位相比較器 ２ へ入
力され、データに位相ロックしたデータクロック信号が
ＶＣＯ５から取り出される。
クロス比較器 １５ を通ってディジタル信号に変換さ
れた後、ＰＬＬ 回路 １４ の位相比較器 ２ へ入
力され、データに位相ロックしたデータクロック信号が
ＶＣＯ５から取り出される。
データの前には、第５図に示すように１通常クロック信
号が挿入されているため、ＰＬＬ 回路１４ はデータ
信号前で位相ロックしているので、安定状態でデータク
ロックを再生することができる。しかし、磁気テープ上
の傷等によってこのタロツク個所が欠落あるいは再生信
号の途中が欠落した場合には、この間ＰＬＬ 回路 １
４ はロック状態から解除されるので、ＰＬＬ 回路
１４のＶＣＯ５は雑音がゼロクロス比較器 １５を通っ
た信号によって不安定状態になり、欠落後正常な信号が
入力されても、ＶＣＯ５がロック時の中心周波数からず
れた状態でロックインするため、ロックインタイムが悪
化しエラーレートを劣化させる場合がある。
号が挿入されているため、ＰＬＬ 回路１４ はデータ
信号前で位相ロックしているので、安定状態でデータク
ロックを再生することができる。しかし、磁気テープ上
の傷等によってこのタロツク個所が欠落あるいは再生信
号の途中が欠落した場合には、この間ＰＬＬ 回路 １
４ はロック状態から解除されるので、ＰＬＬ 回路
１４のＶＣＯ５は雑音がゼロクロス比較器 １５を通っ
た信号によって不安定状態になり、欠落後正常な信号が
入力されても、ＶＣＯ５がロック時の中心周波数からず
れた状態でロックインするため、ロックインタイムが悪
化しエラーレートを劣化させる場合がある。
本発明は、以上のことを改善するために、再生信号の欠
落部を検出するドロップアウト検出回路１３ を設定し
、信号の欠落区間 ＰＬＬ 回路１４ への入力を停止
するようにする。すなわち、第１図に示す装置において
は、ドロップアウト検出出力（ＤＰ）がドロップアウト
発生区間スイッチ １６ を ｂ へ接続する。このよ
うにして、信号の欠落時、ＰＬＬ 回路 １４ のＶＣ
Ｏ５はフリーラン周波数状態となり、この状態でのＶＣ
Ｏ５はロック時の中心周波数で時期している形となる。
落部を検出するドロップアウト検出回路１３ を設定し
、信号の欠落区間 ＰＬＬ 回路１４ への入力を停止
するようにする。すなわち、第１図に示す装置において
は、ドロップアウト検出出力（ＤＰ）がドロップアウト
発生区間スイッチ １６ を ｂ へ接続する。このよ
うにして、信号の欠落時、ＰＬＬ 回路 １４ のＶＣ
Ｏ５はフリーラン周波数状態となり、この状態でのＶＣ
Ｏ５はロック時の中心周波数で時期している形となる。
したがって、欠落後の正常な信号が入力されるとｖＣ○
不安定な時よりも早くロックすることが可能となり、エ
ラーレートの劣化を改善することができる。
不安定な時よりも早くロックすることが可能となり、エ
ラーレートの劣化を改善することができる。
さらに、第６図（ａ）に示すように、ＰＬＬ回路 １４
の低域通過フィルタ ３ の後にサンプル／ホールド
回路 １７ を設け、ドロップアウトが生じた場合に正
常時の低域通過フィルタ ３ の出力を保持してもよい
。また、第６図（ｂ）に示すように、ドロップアウトが
生じた場合にＰＬＬ回路 １４ の位相比較器 ２ へ
基準クロック発振回路 １８ から基準クロックを挿入
しても同様の効果が得られる。
の低域通過フィルタ ３ の後にサンプル／ホールド
回路 １７ を設け、ドロップアウトが生じた場合に正
常時の低域通過フィルタ ３ の出力を保持してもよい
。また、第６図（ｂ）に示すように、ドロップアウトが
生じた場合にＰＬＬ回路 １４ の位相比較器 ２ へ
基準クロック発振回路 １８ から基準クロックを挿入
しても同様の効果が得られる。
Ｈ６発明の詳細
な説明した通り１本発明によれば、信号欠落後のロック
インタイムが改善されるので、信号欠落によるエラーレ
ート劣化を少なくすることができる。
インタイムが改善されるので、信号欠落によるエラーレ
ート劣化を少なくすることができる。
第１図は本発明によるデータクロック再生回路を含むデ
ィジタル磁気記録／再生装置のブロック図、第２図は本
発明によるデータクロック再生回路の中で使用されるド
ロップアウト検出回路の構成およびその接続を示すブロ
ック図、第３図は等化器およびドロップアウト検出回路
の出力波形図、第４図は再生時のヘッド増幅回路および
ドロップアウト検出回路の出力波形図、第５図はＰＬＬ
回路入力信号波形図、第６図”は他の二つの実施の態様
によるデータクロック再生回路のブロック図、第７図は
データクロック再生用 ＰＬＬ 回路ブロック図、第８
図はＰＬＬ ロック時のデータとデータクロックの関
係を示す波形図である。 １・・・・・・・・・エツジ検出回路、２・・・・・・
・・・位相比較器、３・・・・・・・・・低域通過フィ
ルタ、４は増幅器、５・・・・・・・・・ｖＣ○、６・
・・・・・・・・テープ、７・・・・・・・・・ヘッド
、８・・・・・・・・・ロータリトランス、９・・・・
・・・・・ヘッド増幅器、１０・・・・・・・・・等化
器、１１・・・・・・・・・比較器、１２・・・・・・
・・・ドロップアウト検出出力、１３・・・・・・・・
・ドロップアウト検出回路、１４・・・・・・・・・Ｐ
ＬＬ 回路、１５・・・・・・・・・ゼロクロス比較器
、１４・・・・・・・・・スイッチ、１７・・・・・・
・・・サンプル／ホールド回路、１８・・・・・・・・
・基準クロック発振回路。 特許出願人 クラリオン株式会社 択釆のテーククρツク材口路７“口ηり図第７図 フークとプータクＵククσＭ姪 Ｅ示ＴメＪ図 第８図
ィジタル磁気記録／再生装置のブロック図、第２図は本
発明によるデータクロック再生回路の中で使用されるド
ロップアウト検出回路の構成およびその接続を示すブロ
ック図、第３図は等化器およびドロップアウト検出回路
の出力波形図、第４図は再生時のヘッド増幅回路および
ドロップアウト検出回路の出力波形図、第５図はＰＬＬ
回路入力信号波形図、第６図”は他の二つの実施の態様
によるデータクロック再生回路のブロック図、第７図は
データクロック再生用 ＰＬＬ 回路ブロック図、第８
図はＰＬＬ ロック時のデータとデータクロックの関
係を示す波形図である。 １・・・・・・・・・エツジ検出回路、２・・・・・・
・・・位相比較器、３・・・・・・・・・低域通過フィ
ルタ、４は増幅器、５・・・・・・・・・ｖＣ○、６・
・・・・・・・・テープ、７・・・・・・・・・ヘッド
、８・・・・・・・・・ロータリトランス、９・・・・
・・・・・ヘッド増幅器、１０・・・・・・・・・等化
器、１１・・・・・・・・・比較器、１２・・・・・・
・・・ドロップアウト検出出力、１３・・・・・・・・
・ドロップアウト検出回路、１４・・・・・・・・・Ｐ
ＬＬ 回路、１５・・・・・・・・・ゼロクロス比較器
、１４・・・・・・・・・スイッチ、１７・・・・・・
・・・サンプル／ホールド回路、１８・・・・・・・・
・基準クロック発振回路。 特許出願人 クラリオン株式会社 択釆のテーククρツク材口路７“口ηり図第７図 フークとプータクＵククσＭ姪 Ｅ示ＴメＪ図 第８図
Claims (4)
- （１） （ａ）再生部に設けられたドロップアウトを検出する検
出手段、および （ｂ）上記検出信号に応じてＰＬＬ回路の電圧制御発振
器をロック時の中心周波数の待期状態にする手段を含む
ことを特徴とするデータクロック再生回路。 - （２）上記ＰＬＬ回路の電圧制御発振器をロック時の中
心周波数の待期状態にする手段がＰＬＬ回路に入力され
る信号を停止する手段であることを特徴とする、特許請
求の範囲第１項記載のデータクロック再生回路。 - （３）上記ＰＬＬ回路の電圧制御発振器をロック時の中
心周波数の待期状態にする手段がＰＬＬ回路の低域通過
フィルタの後に接続されたサンプル／ホールド回路から
成り、ドロップアウトが生じたとき、正常時の低域通過
フィルタの出力を保持することを特徴とする、特許請求
の範囲第１項記載のデータクロック再生回路。 - （４）上記ＰＬＬ回路の電圧制御発振器をロック時の中
心周波数の待期状態にする手段がドロップアウト検出回
路によって制御される、ドロップアウトが生じたとき、
ＰＬＬ回路の位相比較器に基準クロックを挿入するスイ
ッチであることを特徴とする、特許請求の範囲第１項記
載のデータクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134746A JPS62292018A (ja) | 1986-06-12 | 1986-06-12 | デ−タクロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134746A JPS62292018A (ja) | 1986-06-12 | 1986-06-12 | デ−タクロツク再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62292018A true JPS62292018A (ja) | 1987-12-18 |
Family
ID=15135612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61134746A Pending JPS62292018A (ja) | 1986-06-12 | 1986-06-12 | デ−タクロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62292018A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175321A (ja) * | 1987-12-28 | 1989-07-11 | Sony Corp | Ｐｌｌ回路 |
| JPH0385921A (ja) * | 1989-08-30 | 1991-04-11 | Fuji Electric Co Ltd | 制御ループ切換形ディジタルｐｌｌ回路 |
| JPH04183042A (ja) * | 1990-11-16 | 1992-06-30 | Matsushita Electric Ind Co Ltd | ディジタル情報検出装置 |
| JPH04183043A (ja) * | 1990-11-16 | 1992-06-30 | Matsushita Electric Ind Co Ltd | ディジタル情報検出装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5967731A (ja) * | 1982-10-12 | 1984-04-17 | Matsushita Electric Ind Co Ltd | 位相ロツクド・ル−プ回路 |
| JPS6128220A (ja) * | 1984-07-17 | 1986-02-07 | Nippon Shiyuuhenki Kk | 同期回路 |
| JPS6157122A (ja) * | 1984-08-28 | 1986-03-24 | Nec Corp | Ｐｌｌ回路 |
-
1986
- 1986-06-12 JP JP61134746A patent/JPS62292018A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
| JPS5967731A (ja) * | 1982-10-12 | 1984-04-17 | Matsushita Electric Ind Co Ltd | 位相ロツクド・ル−プ回路 |
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| JPH0385921A (ja) * | 1989-08-30 | 1991-04-11 | Fuji Electric Co Ltd | 制御ループ切換形ディジタルｐｌｌ回路 |
| JPH04183042A (ja) * | 1990-11-16 | 1992-06-30 | Matsushita Electric Ind Co Ltd | ディジタル情報検出装置 |
| JPH04183043A (ja) * | 1990-11-16 | 1992-06-30 | Matsushita Electric Ind Co Ltd | ディジタル情報検出装置 |
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