JPH01175321A

JPH01175321A - Ｐｌｌ回路

Info

Publication number: JPH01175321A
Application number: JP62336054A
Authority: JP
Inventors: Keiji Kanota; 啓二叶多; Takahito Seki; 貴仁関
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1989-07-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、デジタル信号再生装置に好適なＰＬＬ回路に
関する。

〔発明の概要〕

本発明は、電圧制御型発振器と、その発振器からの発振
信号及び外部信号を位相比較する位相比較器とを有する
ＰＬＬ回路において、外部信号のレベル変形に応じて、
位相比較器の比較出力の伝送経路の伝送特性を切換える
ようにしたことにより、レベルが変動する外部信号に対
する追従性を良好ならしめたものである。

〔従来の技術〕

先ず、第４図を参照して、デジタル信号からクロック信
号を再生するためのＰＬＬ回路を備えた従来のデジタル
信号再生装置、即ちデジタルＶＴＲの再生系を説明する
。第４図において、（ＩＡ）　、　（ＩＢ）は再生回転
磁気ヘッドで、テープ案内ドラムの回転ドラムに、１８
０度の角度割を以て取フ付けられている。磁気テープに
は、例えば、ＮＴＳＣ方式のデソタル映像信号（カラー
映像信号）が、１フイールドに付き５本（従って、ｌフ
レームに付き１０本）の傾斜トラックが形成される如く
記録されている。

かかる磁気テープに記録された傾斜トラックを回転磁気
ヘッド（ＩＡ）、　（ＩＢ）によって交互に走査するこ
とによって得られた再生決像信号は、再生増幅器（２Ａ
）、　（２Ｅ）によって夫々増幅された後、イコライザ
（３Ａ）　、　（３Ｂ　）に供給されて高域が持ち上げ
られた後、１１５フイールド毎に切換わるスイッチ（４
）に供給されて合成される。

スイッチ（４）から出力された合成信号（デジタル信号
）は正弦波状であるので、この合成信号をゼロクロス検
出器（５）に供給して矩形波に波形整形する。この波形
整形された合成信号は、ジッタ除去のためのラッチ回路
（６）のＤ入力端子に供給され、ラッチ回路（６）の出
力が出力端子（７Ｄ）に導出される。このラッチ回路（
６）はＤフリッグ７０ツク回路、ＥＣＬ回路（エミッタ
・カップルド・ロジック回路）等によ〕構成され得る。

スイッチ（４）からの合成信号が２通倍回路（８）を介
して、クロック再生用のＰＬＬ　（フェイズ・ロックド
・ループ）回路（１０）に供給され、ＰＬＬ回路（ｌＯ
）の出力が移相回路（９）に供給される。そして、この
移相回路（９）からの再生クロック信号が、ラッチ回路
（６）のクロック入力端子に供給されると共に、出力端
子（７Ｃ）に導出される。この再生クロック信号は、Ｐ
ＬＬ回路（ｌＯ）によってそのノイズが除去されるが、
磁気テープの速度変化に基づくジッタを含んでいる。

ラッチ回路（６）では、ゼロクロス検出器（５）から出
力された矩形波の合成信号が、移相回路（９）からの再
生クロック信号によってラッチされ、そのＱ出力端子に
ジッタの除去された再生デ・ゾタル映像信号が得られ、
これが出力端子（７Ｄ）に出力される。

ＰＬＬ回路（１０）から出力される再生クロック信号は
、本来、ゼロクロス検出回路（５）から出力される矩形
波の合成信号の立ち上がりエツジ及び立ち下がシエッジ
の中間に位置すべきであるが、イコライザ回路（３Ａ）
　、　（３Ｂ）及びＰＬＬ回路（１０）の位相特性によ
シ多少ずれるので、移相器（９）によって、このずれが
最小に成るよって、クロック信号の位相を補正して、エ
ラーレートが小さく成るようにしている。

次に、第５図を参照して、かかるデジタル信号再生装置
のＰＬＬ回路（１０）の具体構成について説明する。

（１１）は位相比較器、（１２）は電圧制御型発振器（
ＶＣＯ）であって、入力端子（１０ｍ）からの外部信号
〔デジタル信号再生装置の２逓倍回路（８）からの信号
〕と、発掘器（１２）からの発振信号とが位相比較器（
１１）において位相比較される。その位相比較出力は低
域フィルタ（１３）に供給されて積分された後、（図示
を省略した）バッファ増幅器を通じて、発振器（１２）
に供給される。この発掘器（１２）からの発振信号は、
再生クロック信号として出力端子（１０ｂ）に導出され
る。

かかるＰＬＬ回路によれば、発掘器（１２）から、外部
信号に同期した発振信号が得られる。そして、デジタル
信号再生装置では、この発振信号がクロック信号として
、移相器（９）を通じてラッチ回路（６）に供給される
。

〔発明が解決しようとする問題点〕

さて、第４図で説明したデジタル信号再生装置、即ちデ
ジタルＶＴＲの再生系では、磁気テープが標準速度で走
行している通常（ノーマル）再生の場合は特に問題はな
い。

ところが、キューあるいはレビュー時の如く、磁気テー
プが標準速度の例えば＋９倍あるいは一７倍の高い速度
で走行している場合は、アナログＶＴＲのような回転ド
ラムの速度補正を行なわないと、デジタル信号再生装置
の２逓倍回路（８）の出力の周波数も大幅に変化してし
まうため、第５図に示したような構成のＰＬＬ回路（１
ｏ）を使用したのでは、その追従性が悪くなって、良好
なりロック信号を再生することができず、このため、エ
ラーレートが悪化してしまうという問題があった。

かかる問題を解消するために、本出願人は、昭和６２年
１１月３０日付の特許出願（３）において、電圧制御型
発振器を構成する第１の可変容量素子に第２の可変容量
素子を接続し、外部信号の周波数帯域に応じて、第２の
可変容量素子の容量を切）換えるようにしたｒ　ＰＬＬ
回路」を既に提案している。

ところで、キューあるいはレビューのような変速再生（
ノヨグ）時、第６図に示すように、磁気ヘッド（ＩＡ）
及び（ＩＢ）からの再生デジタル信号のレベルは大幅に
変動し、再生信号が消失する場合もある。

再生デジタル信号、即ち外部信号のレベルが極度に低い
場合、ＰＬＬ回路のロック状態がはずれて、発振器（１
２）が自走し、外部信号のレベルが成程度回復するとＰ
ＬＬ回路は再び外部信号にロックする。

ところが、第５図に示すような従来のＰＬＬ回路（１０
）では、低域フィルタ（１３）の特性が固定されている
ため、引き込みが遅く、従って、追従性が良くないとい
う問題があった。

かかる点に鑑み、本発明はレベルが変動する外部信号に
対する追従性の良好なＰＬＬ回路を提供しようとするも
のである。

〔問題点を解決するための手段〕

本発明は、電圧制御型の発掘器と、この発振器（１２）
からの発振信号及び外部信号を位相比較する位相比較器
（１１）とを有し、この位相比較器の比較出力を発振器
に供給して、その発振周波数を制御するようにしたＰＬ
Ｌ回路において、外部信号のレベル変動に応じて、比較
出力の伝送経路の伝送特性を切換えるようにしたもので
ある。

〔作用〕

かかる本発明によれば、レベルが変動する外部信号に対
して、ＰＬＬ回路が良好忙追従する。

〔実施例〕

以下に、第１図を参照して、本発明によるＰＬＬ回路の
一実施例を説明する。この第１図において、第５図と対
応する部分には同一符号を付して重複説明を省略する。

この第１図の実施例のＰＬＬ回路も、第４図のデジタル
信号再生装置のＰＬＬ回路に朋して好適なものである。

第１図において、　　（ＩＯＣ）はＰＬＬ回路を全体と
して示し、低域フィルタ（１３Ｃ）は抵抗器（１４）並
びにコンデンサ（１５）及び（１６）をＬ型に接続して
構成される。両コンデンサ（１５）及び（１６）の各一
方の電極が共通に接続され、一方のコンデンサ（１５）
の他方の電極は直接に接地され、他方のコンデンサ（１
６）の他方の電極は、切換スイッチ（１７）のＮ側固定
接点に接続される。スイッチ（１７）のＪ側面定接点は
無接続とされ、可動接点は接地される。制いずれも０．
０３３μＦに設定される。その余の構成は前出第５図と
同様である。

第１図の実施例の動作は次のとおシである。

前出第４図のデジタル信号再生装置、即ちデジタルＶＴ
Ｒが、通常再生モードの場合、制御端子（１０ｃｔ）か
らのノーマルモード信号により、スイッチ（１７）が図
示とは逆の接続状態にあり、両コンデンサ（１５）及び
（１６）が並列に接続されて、低域フィルタ（１３）の
時定数が大きくなる。この場合、入力端子（１０ａ）か
らの外部信号のレベルは充分に高ぐ、前述のよりに、Ｐ
ＬＬ回路（ＩＯＣ）はロック状態で安定に動作する。

デジタルＶＴＲが変速再生モードの場合、制御端子（１
０ａｔ）からのジョグモード信号によシ、スイッチ（１
７）が図示の接続状態に切り換えられ、コンデンサ（１
６）が分離されて、低域フィルタ（１３Ｃ）の時定数が
小さくなる。この場合、入力端子（１ｏａ）からの外部
信号のレベルが極度に低くなることがあるが、本実施例
では、上述のように、位相比較器（１１）の比較出力を
伝送する低域フィルタ（１３Ｇ）の時定数を小さくした
ので、ロックが外れて発掘器（１２）が自走した後、レ
ベルが成程度回復した外部信号に対する引き込みが速か
となり、レベルが変動する外部信号に対する追従性が良
好となることが実験によシ確認されている。又、かかる
ＰＬＬ回路を、第４図に示した如きデジタル信号再生回
路即ちデジタルＶＴＲの再生系に適用するときは、磁気
テープの標準速度再生のみならず、キュー、レビュー等
の変速再生時にも、小なるエラーレートを以て、デジタ
ル映像信号を再生することができる。

次に、第２図及び第３図を参照して、本発明の他の実施
例を説明する。

本発明の他の実施例の構成を第２図に示す。この第２図
において、（１１）〜（１３）は前出第１図に対応する
。

第２図において、（ＩＯＳ）はＰＬＬ回路を全体として
示し、位相比較器（１１）と低域フィルタ（１３）との
間にサンプルホールド回路（２１）が介挿される。

入力端子（１０ａ）からの外部信号が、位相比較器（１
１）と共通に、包結線検波器（２２）に供給される。

この検波器（２２）の検波出力がレベル比較器（２３）
に供給されて、基準電圧源（２４）の基準電圧Ｅ２４と
比較され、比較器（２３）の出力がサンプルホールド回
路（２１）に供給される。

第２図の実施例の動作は次のとおりである。

前出第４図のデジタルＶＴＲの変速再生時、入力端子（
ｌｈ）　Ｋ供給される外部信号は、第６図に示すように
、そのレベルが大幅に変動し、この外部信号を供給され
た包絡線検波器（２２）から、第３図Ａに示すような３
角波状の検波出力のが得られる。

比較器（２３）において、この検波出力のと基準電圧Ｅ
２４とが比較されて、同図Ｂに示すように、比較器（２
３）のレベル比較出力■は、検波出力■が基準電圧８２
４以上の期間で’Ｈｉ″となり、基準電圧に達しない期
間でＬｏ−となる。

これによシ、サンプルホールド回路（２１）は、レベル
比較出力■が“Ｈ１＃の期間にサンプリングを行ない、
レベル比較出力■が″”Ｌｏ”の期間にサンプリング値
をホールドする。換言すれば、外部信号が高レベルの期
間には、位相比較器（１１）の比較出力（位相誤差信号
）がそのままで、低レベルの期間には、その直前のレベ
ル７に固定され九位相誤差信号が、それぞれ低域フィル
タ（１３）を介して、発掘器（１２）　Ｋ供給される。

これによシ、発掘器（１２）が自走することはなく、Ｐ
ＬＬ回路（１０，Ｇ）の安定性が一層向上する。

なお、上述の両実施例は、前述の既提案発明と併用して
、顕著な効果を奏する。

〔発明の効果〕

上述せる本発明によれば、レベルが変動する外部信号に
対する追従性の良好なＰＬＬ回路を得ることができる。

【図面の簡単な説明】

第１図は本発明によるＰＬＬ回路の一実施例の構成を示
すブロック図、第２図は本発明の他の実施例の構成を示
すブロック図、第３図は第２図の実施例の動作を説明す
るための波形図、第４図は本発明を適用し得るデジタル
信号再生装置を示すブロック図、第５図は従来のＰＬＬ
回路を示すブロック図、第６図は本発明の説明のための
波形図である。イルタ、（２１）はサンプルホールド回路、（２２）は
包絡線検波器、（２３）はレベル比較器である。昶旦第２図

Claims

【特許請求の範囲】１、電圧制御型の発振器と、該発振器からの発振信号及
び外部信号を位相比較する位相比較器とを有し、該位相
比較器の比較出力を上記発振器に供給して、その発振周
波数を制御するようにしたＰＬＬ回路において、上記外部信号のレベル変動に応じて、上記比較出力の伝
送経路の伝送特性を切換えるようにしたことを特徴とす
るＰＬＬ回路。２、上記比較出力の伝送経路が低域フィルタを備える特
許請求の範囲第１項記載のＰＬＬ回路。３、上記比較出力の伝送経路がサンプルホールド回路を
備える特許請求の範囲第１項記載のＰＬＬ回路。